Faculdade de Engenharia de Ilha Solteira - Departamento de Engenharia Eltrica

Circuitos Digitais II - Profa. Suely Cunha Amaro Mantovani - 1osem-2011

CIRCUITOS DIGITAIS II
Aritmtica Digital: Operaes e Circuitos
1. Objetivos

Executar adio, subtrao , multiplicao e diviso de 2 nmeros binrios;

Comparar as vantagens e desvantagens entre 3 diferentes sistemas
representao de nmeros binrios com sinal;
Executar operaes com nmeros em BCD e nmeros em hexadecimal

de

2. Representao de Nmeros com Sinal

A representao de nmeros em registradores usa os estados SET e RESET dos
flip-flops para representar os numerais 0 e 1, respectivamente. Um registrador de 4-bits,
formado por 4 ffs pode armazenar nmeros de 0 a 15. A representao da figura 1 est em
forma circular para lembrar que o registrador tem um nmero finito de estados e aps
passar por cada estado, volta para o estado inicial. O registrador pode ser designado como
um registrador de mdulo 16(2n) , onde n o nmero de bits do contador.

Fig.1
Este modo de representar o registrador, indica que o ponteiro que representa a
propriedade do registrador de 'girar' pelos seus estados em resposta ao pulso de relgio,
pode ser usado para efetuar operaes aritmticas.
Operao Contar: avanar ou recuar o ponteiro uma posio, para indicar uma contagem.
Operao Somar: limpar o registrador (resetar, o ponteiro aponta para 0000); avanar o
ponteiro para a posio da primeira parcela e, em seguida, avanar o ponteiro um nmero
de estados igual segunda parcela; a posio final do ponteiro indicar o resultado da
operao.
Operao Subtrair: limpar o registrador (ponteiro em 0000); em seguida, o ponteiro
deslocado para a posio da primeira parcela (minuendo); depois o ponteiro deve recuar o
nmero de posies igual ao valor da segunda parcela (subtraendo). Assim, o ponteiro

indicar a posio igual ao valor da subtrao. Observe que as operaes so vlidas

somente dentro do mdulo do registrador, isto , operaes no intervalo de 0 a 15.
Representao de Nmeros por Sinal-Magnitude
Para representar nmeros com sinal, na Representao de Nmeros por SinalMagnitude usa-se o flip-flop da posio mais significativa (MSB) do registrador, para
indicar o sinal do nmero. Por conveno adota-se:
0 representa o bit de sinal para nmeros positivos
1 representa o bit de sinal para nmeros negativos
A Fig.2 mostra o registrador mdulo 16 com nmeros positivos e negativos. Observe que
existem, na representao sinal-magnitude dois 0, -0=1000 e +0=0000. A existncia de
dois 0 torna a representao sinal-magnitude difcil de ser usada para operaes no
registrador, simplesmente avanando ou recuando o ponteiro. A Fig.3 tem um exemplo
para o nmero 52, representado com 7 bits, sendo 6 bits para magnitude e 1 bit, o MSB, do
sinal.

Fig.2

Fig.3

Representao de Nmeros com Sinal em Complemento de Um

Seja N um nmero binrio qualquer positivo, ento o complemento de um de N o
equivalente negativo definido por
N(1)=(M-1)-N
onde M=2n, sendo n o nmero de bits de N.

Fig.4 Representao circular para o complemento de um

Mostra-se na Fig.4 a representao em complemento de um, para um registrador de
quatro casas ou bits. Observa-se, que a existncia dos dois 0s(zeros): 0000 e 1111, torna
os circuitos mais complexos.
Usando a definio: se N=0101, o mdulo M=1610=10000, ento
N(1)=(10000-1)-0101=1111-0101=1010.
Caso o mdulo seja M=3210=100000, ento
N(1)=(100000-1)-00101=11111-00101=11010.
A determinao do complemento de um de um nmero obtida atravs de sucessivas
subtraes, dgito a dgito, do nmero 1. O complemento de um pode ser calculado
complementando bit a bit o nmero original, como mostram os exemplos acima.

Representao de Nmeros com Sinal em Complemento de Dois

Seja N um nmero binrio qualquer positivo, ento o complemento de dois de N, N(2)
definido por
N(2)=M-N
para M=2n, sendo n o nmero de bits de N.
Observa-se que o valor do complemento de dois de um nmero depende do mdulo do
registrador, isto , de quantos bits so usados para escrever o nmero. Ento, o mesmo
nmero tem complemento de dois diferentes se est em um registrador de 4-bits (M=16) ou
em registrador de 5-bits(M=32).
Seja N=0101, o mdulo M=1610=10000, ento N(2)=10000-0101=1011.
Caso o mdulo seja M=3210=100000, ento N(2)=100000-00101=11011.
O complemento de dois de um nmero no pode ser especificado com certeza a no ser
que o mdulo seja especificado. A avaliao do complemento de dois de um nmero
envolve uma sucesso de subtraes, bit a bit, do nmero binrio 10 (210).
Mtodo prtico para obter o complemento de dois de um nmero:
1. Escrever o nmero com tantos bits quantos forem os do registrador onde for
armazenado o nmero;
2. Comeando com o bit menos significativo, percorrer o nmero da direita para
esquerda, deixando inalterados os bits iguais a 0 at encontrar o primeiro 1, deixar
este 1 inalterado;
3. Complementar os demais bits do nmero.
Assim, o sistema de representao por complemento de dois de nmeros com sinal
estabelece que o negativo de um nmero qualquer N dado pelo complemento de dois do
nmero N. Ento, dado N qualquer,
-N=N(2)=M-N

Por ex: seja a operao 3-7 a ser realizada no

registrador de quatro bits da Fig.5.

ajustar o ponteiro em 0000 para

resetar o registrador
avanar trs posies e o ponteiro
indica o minuendo 3(0011)
recuar sete posies ( valor do
subtraendo 7)
o ponteiro indicar 1100 que igual a
-4 na representao em complemento
de dois

Fig.5
O registrador de mdulo 16 tem apenas um nico 0 e fornecer os nmeros no
intervalo -8 at +7, como mostra a Fig.5. O bit mais a esquerda (MSB) indica o sinal do
nmero: se for igual a 0, o nmero positivo; se o MSB igual a 1, o nmero negativo
(na representao complemento de dois). Esta representao, permite que a soma seja feita
pelo avano e a subtrao pelo retardo do ponteiro. O resultado da operao deve se
encontrar dentro do intervalo do registrador.
Pode-se obter o complemento de dois pela representao por complemento de um
de um nmero, adicionando 1 ao complemento de um.
N(2)=M-N e N(1)=(M-1)-N, ento N(1)=(M-N)-1=N(2)-1 , assim N(1)=N(2)-1
N(2)=N(1)+1
Em outras palavras, para se obter o complemento de dois de um nmero binrio
deve-se escrever o nmero com a quantidade de bits do registrador, complementar o
nmero bit a bit e somar 1 ao resultado. A representao de nmeros binrios em
complemento de dois torna possvel transformar a operao de subtrao em uma operao
de soma, eliminando o problema de recuar o ponteiro do registrador.
Sejam N1 e N2 nmeros binrios quaisquer, ento,
N1-N2=N1+(-N2)=N1+N2(2)

Assim, a subtrao de dois nmeros binrios pode ser obtida fazendo a soma do
minuendo com o complemento de dois do subtraendo. No registrador circular sempre sero
realizadas operaes de soma, avanando o ponteiro, e o mesmo circuito efetua adio e
subtrao.

Tabela 1- Registrador de 4 bits com as vrias representaes s/sinal e c/sinal

Dec

Binrio
s/sinal

Dec

Sinal
magnitude
N0 de n bits
+/- (2n-1 - 1)

Dec

Complemento
de um
N0 de n bits
+/- (2n-1 - 1)

Dec

Complemento
de dois
N0 de n bits
-2n-1 a + 2n-1 - 1

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

+0
+1
+2
+3
+4
+5
+6
+7
-0
-1
-2
-3
-4
-5
-6
-7

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

+0
+1
+2
+3
+4
+5
+6
+7
-7
-6
-5
-4
-3
-2
-1
-0

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

+0
+1
+2
+3
+4
+5
+6
+7
-8
-7
-6
-5
-4
-3
-2
-1

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

3.Circuitos Aritmticos
As operaes em computadores e calculadoras digitais so executadas em Unidades
lgicas e Aritmticas (fig.6) onde portas lgicas e flip-flops so combinados tal que,
realizem somas, subtraes, multiplicao e diviso binria. Esses circuitos executam
operaes aritmticas com velocidade na ordem de nanosegundos.

Fig.6- Blocos Funcionais de uma ULA

Iremos estudar alguns dos circuitos aritmticos bsicos que so usados para
executar as operaes discutidas anteriormente. Em alguns casos iremos ver o projeto do
processo real, mesmo sabendo que os circuitos podem ser comercialmente disponveis na
forma de Circuitos integrados (CIs), visando adquirir mais prtica no uso das tcnicas de
lgebra booleana.
Soma de Nmeros Binrios
Sejam A e B nmeros binrios de n dgitos cada e S, a soma de A mais B, um nmero
binrio de n+1 dgitos, ento o dgito Si determinado unicamente pelos dgitos Ai e Bi de
A e B.

Circuito Meio-Somador

Os mtodos de soma de nmeros binrios envolvem a soma de dgitos coluna a

coluna. Ento, a adio de dois nmeros binrios Ai e Bi pode ser calculada conforme
mostrado abaixo (fig7.)

Fig7- (a) exemplo de soma (b) tabela verdade

A Fig.7(a) mostra as adies de dois dgitos binrios. A soma gera um dgito soma
Si na mesma i-sima coluna que tem a mesma significncia numrica que Ai e Bi.
A soma pode gerar um dgito de vai-um Ci+1 que tem significncia numrica maior que as
parcelas Ai e Bi.

Na Fig.7(b) mostra-se a tabela verdade para as somas feitas na Fig.7(a); uma linha para
cada operao e as sadas Si e Ci+1.Os circuitos para realizar as somas acima e fornecer as
sadas Si e Ci+1 podem ser derivados da tabela verdade da Fig.7(b). A parcela soma Si pode
ser obtida pelo XOR de Ai e Bi. O dgito vai-um Ci+1 dado por uma porta AND de Ai e
Bi. Mostra-se na Fig.8(a) o circuito lgico com portas e a Fig.8(b) o smbolo. A estrutura
que soma dois dgitos binrios designada como Meio-Somador, e abreviada como H
(Half -Adder).

Fig.8(a) circuito lgico. (b) smbolo para o meio-somador

Circuito Somador Inteiro

A soma coluna por coluna de dois nmeros binrios de n dgitos produz um vai-um Ci+1
que deve ser somado na prxima coluna de maior significncia (fig.9).

Fig.9

O meio-somador s pode realizar a primeira operao de A0 mais B0; nas outras colunas
so necessrias a adio de trs bits Ai, Bi e Ci (vai-um da coluna i-1).O dgito mais
significativo da soma o dgito vai-um para coluna n, ou seja Cn.Assim, na soma de Ai, Bi
e o vai-um Ci so gerados Si e o vai-um Ci+1.A tabela verdade abaixo mostra a gerao dos
bits soma Si e vai-um Ci+1.

Tabela 2-Tabela Verdade para o somador inteiro

Os circuitos lgicos para gerao do bit soma Si e do bit de vai-um Ci+1 podem ser
obtidos diretamente dos mapas K para cada sada da tabela verdade (tabela 2). Veja na
figura 10.

Soma Si

Vai-Um Ci+1

Fig.10-Circuito para o Somador Inteiro ou Completo

Atravs de simplificaes algbricas pode-se mostrar que o bit soma Si igual ao

XOR das entradas Ai, Bi, e Ci. Ento, o circuito de portas lgicas para somar trs bits
chama-se Somador Inteiro( Full-Adder), designado FA, e tem a estrutura e smbolos
mostrados na fig.11

(a)

(b)

Fig.11 - Somador Inteiro (a) Circuito Lgico com portas OR-EX (b) Smbolo Lgico.
obs: CIs somadores completos
74HC283 ou 7483.

de 4 bits encontrados no mercado de componentes:

Somador Srie Sncrono

O somador srie soma uma coluna de cada vez em sincronismo com o sinal de
relgio. As parcelas so carregadas em registradores de deslocamento de n bits e um
registrador de deslocamento de n+1 bits receber a soma. Depois de cada pulso de relgio,
os bits das parcelas so colocados na entrada do somador juntamente com o bit de vai-um
e, o bit da soma registrado no registrador de deslocamento da soma. O flip-flop tipo D
atrasa o bit de vai-um um perodo de relgio, de modo que seja somado na prxima coluna
de maior significncia.

Fig.12 - Somador Srie

Para anlise de seu funcionamento supe-se que o atraso de propagao atravs do
somador inteiro pequeno em relao ao perodo do relgio.

Inicialmente, antes da primeira borda de gatilho do sinal de relgio, os bits A0 e B0

estaro presentes s entradas do FA e Ci=C0=0. S0 e C1 so gerados.
Na primeira borda de gatilho do clock S0 armazenado. A1 e B1 se deslocaro para
a entrada do somador, gerando S1 e C2 e assim por diante.
Para somar dois nmeros de n bits cada, o somador srie necessita de n+1 pulsos de
relgio. Embora seja econmico em termos de circuitos, o somador srie lento.

Somador Binrio Paralelo

O circuito da Fig.13 a seguir, embora gaste mais somadores, um para cada coluna
das parcelas, mais rpido, pois soma todos os bits simultaneamente. necessrio que
todos os bits Ai e Bi estejam disponveis em registradores para serem aplicados nas
entradas dos somadores ao mesmo tempo. Isto fornece a soma em um ciclo de relgio,
desconsiderando os atrasos de propagao nos somadores.

Fig.13 - Somador paralelo

Na realidade, necessrio esperar um determinado intervalo de tempo para que os

bits de vai-um se propaguem atravs de cada somador, antes de considerar vlido o
resultado da soma na sada. O tempo de propagao do vai-um torna o somador paralelo
inaplicvel em vrias situaes.
Considerando que cada porta tem um atraso de propagao igual a um tap, ento
cada somador atrasa de 2tap. Sabendo que para somar duas parcelas de n bits cada, so
necessrios n somadores, ento o resultado da soma somente est disponvel na sada em
um intervalo de tempo igual a n(2tap).
O atraso do somador paralelo aumenta com o nmero de bits das parcelas a serem
somadas, tornando-o inaplicvel para soma de palavras com vrios bits de comprimento.
Faixa de valores para Ai e Bi nos modernos computadores de 8 a 64 bits.
Quando comparado ao somador srie sncrono diz- se ser extremamente rpido.

Atrasos (retardo) de propagao

A velocidade das portas lgicas controlada pelo tempo que gasta para comutar de
um nvel lgico para outro. O tempo que leva para comutar os nveis lgicos o atraso de
propagao (tP) ou atraso da porta(tap). As portas lgicas geralmente tem diferentes tempos
para chavear de um nvel lgico ALTO para BAIXO (tPHL), e comutar do nvel lgico
BAIXO para ALTO (tPLH). Em geral, se usa um tempo mdio igual a mdia dos tempos
de comutao ALTO para BAIXO (tPHL) e BAIXO para ALTO (tPLH). Para uma porta
AND TTL padro, tPHL=7ns e tPLH=11ns, resultando um atraso de propagao mdio
tP=9ns.
Em outras palavras o atraso de propagao o intervalo de tempo entre pontos prdefinidos ( em geral, 50% do valor da voltagem) do sinal de sada em resposta a uma
transio do sinal de entrada. Fig.14

Fig.14- Resposta de um inversor mostrando o atraso de propagao.

Propagao do Carry
A velocidade dos somadores paralelos relativamente alta, desde que a adio dos
bits seja simultnea. Contudo, esta velocidade limitada pela propagao do carry ou
ripple (ondulao) carry.
Se cada FA tem um atraso de propagao de 40ns, ento S3 atingir o nvel correto
em at 120ns depois que C1 gerado.

4. Somadores Rpidos
Implementao do Lookahead Carry -Vai-um Antecipado . Esta lgica gera vai uns individuais, atravs da definio da varivel gerao, Gi e da varivel propagao Pi .
Este circuito utiliza portas lgicas, mas com atraso de propagao menor. Este
esquema requer uma quantidade de circuitos extras, mas produz somadores com alta
velocidade. Muitos somadores rpidos disponveis na forma de CIs utilizam a tcnica de
lookahead carry ou uma tcnica similar para reduo dos atrasos de propagao.

Somadores com transporte antecipado (lookahead carry) ou vai um antecipado

Fig.15- Unidade somadora e geradora de vai-um

Para dois nmeros binrios de quatro bits, as unidades somadoras permanecem
iguais para todas as colunas, enquanto a estrutura geradora do vai-um modifica-se de
coluna para coluna de acordo com a equao
Ci+1=Gi+PiCi.

i=0 => C1=G0+P0C0

i=1 => C2=G1+P1C1=G1+P1(G0+P0C0)=G1+P1G0+P1P0C0
i=2 => C3=G2+P2C2=G2+P2(G1+P1G0+P1P0C0)=G2+P2G1+P2P1G0+P2P1P0C0
i=3 =>
C4=G3+P3C3=G3+P3(G2+P2G1+P2P1G0+P2P1P0C0)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C
0

Mostra-se na fig.16, a estrutura do somador com vai-um antecipado para dois

nmeros binrios de 4-bits :

Fig.16-Somador com Vai-Um Antecipado

Cascata para 4 bits do Carry Lookahead- a soma se torna mais rpida do que os
somadores de ripple carry- oscilao do carry ou transporte
No caso de um somador com vai-um antecipado, consideremos que uma porta XOR
tem dois atrasos de propagao(2tap) e que no instante t=0 todos os bits das parcelas a
serem somadas so aplicados nas entradas do somador.
Para t=2tap, temos P0 e G0
Para t=4tap, temos S0
Para t=4tap, temos C1, C2, C3 e C4
Para t=6tap, temos os bits de soma S1, S2, S3
Depois de ultrapassado o primeiro estgio do somador no h mais atrasos na
gerao dos bits da soma, independente do nmero de bits das parcelas a serem somadas
como mostra a fig.16.Portanto, o somador com vai-um antecipado fornece um atraso
constante, que no depende do tamanho das parcelas somadas. A desvantagem do somador
com vai-um antecipado o circuito gerador do vai-um que cresce com a quantidade de
bits somados.
Circuitos Integrados Somadores
CIs MSI (nmero de portas de 20 a 200) somadores, com vai-um antecipado: 7483A,
74LS83A, 74LS283, etc. Estes dispositivos(chips) so do tipo TTL somadores paralelos de
4 bits. Os 283s so idnticos aos 83s (pequenas diferenas, Vcc e terra).

O circuito integrado somador paralelo de quatro bits com circuitos somadores completos e
um circuito de vai-antecipado ainda fabricado e disponvel comercialmente o CI
SN74F283. Mostram-se nas figuras 17 e 18 o diagrama lgico e o smbolo IEEE/ANSI
para o somador SN74F283, respectivamnete, onde as letras P, Q designam as entradas e
as sadas do CI e devem ser usadas dentro do smbolo.

Fig.17-CI SN74F283 Diagrama Lgico

Fig.18-CI SN74F283 Smbolo Lgico

Somador de dois nmeros A e B em blocos de 4 bits cada, usando uma Unidade

de Carry Antecipado-UCA ( ou LCU da sigla em ingls), para gerar os vai-uns mais
rpido, C4 , C8 e C12 e C16, a partir dos P e G de cada bloco de 4 bits (fig.19).

Fig.19- Cascata de somadores para 16 bits com UCA

5-Unidade Lgica-Aritmtica (ULA)

A unidade lgica-aritmtica (ULA) um circuito combinacional que recebe duas
palavras de entrada de n bits A=An-1An-2 ... ...A1A0 e B=Bn-1Bn-2....B1B0. Essas entradas
podem ser nmeros ou uma informao codificada em binrio. A ULA gera, ento, uma
funo de sada F=Fn-1Fn-2...F1F0 que pode relacionar as entradas por lgica ou aritmtica.
Uma entrada de modo M determina se a funo de sada F lgica ou aritmtica.Entradas
seletoras de funo S0, S1, S2,... determinam qual funo especfica ser F.
Uma ULA pode ser construda como uma cascata de vrios estgios idnticos.No
existem regras de como projetar cada estgio da ULA. Em geral, a aplicao determina o
circuito de cada estgio da ULA. Uma ULA poderia ter a configurao abaixo (figura 21):

Fig.21 Blocos ULA cascateados

Neste circuito temos duas entradas A e B de 4 bits, uma entrada de modo M, duas entradas
seletoras de funo S1S0 e a funo de sada F. Cada estgio da ULA poderia ter o circuito
mostrado a seguir.

Fig.22-Um exemplo de estgio para a ULA

Quando a operao lgica for desejada, ento M=0, bloqueando o vai-um de cada
estgio. E a sada F em cada estgio depende somente dos valores dos bits das entradas A e
B (e dos bits seletores de funo S1S0).No modo aritmtico M=1, as portas que recebem o
vai-um so habilitadas. Neste caso, a sada F, em cada estgio, depende tambm do vai-um
de entrada nesse estgio. As funes lgicas e aritmticas geradas pela ULA so dadas pela
tabela 3 a seguir,

Tabela 3

Circuitos Integrados ULAs

Existem diversos circuitos integrados disponveis comercialmente que so
classificados e vendidos como unidades lgicas-aritmticas (ULAs), mesmo que no
apresentem a capacidade lgica e aritmtica de uma ULA de computadores atuais. Esses
CIs ULAs so capazes de realizar vrias operaes lgicas e aritmticas diferentes com
dados binrios de entrada. A operao especfica que um CI ULA executa determinada
pelo cdigo binrio especfico que aplicado nas entradas dos bits seletores de funo. E
cada CI ULA possui um conjunto especfico de funes que pode executar, diferente das
demais ULAs.

O chip SN74LS181 uma unidade lgica-aritmtica (ULA) e gerador de funes

que possui o equivalente a 75 portas, conforme mostrado em seu diagrama lgico na
fig.23.

Fig.23-ULA 74LS181 Diagrama Lgico

Esse circuito realiza 16 operaes aritmticas com duas palavras de 4-bits e todas
as entradas e sadas podem ser ativas em nvel ALTO ou nvel BAIXO, por isto as
designaes dos pinos do CI esto indicadas complementadas e no complementadas. As
operaes so selecionadas pelos 4-bits seletores de funo (S0, S1, S2, S3) e inclui adio,
subtrao, decremento e transferncia direta, entre outras. Quando executa operaes
aritmticas, os vai-um internos devem ser habilitados aplicando um nvel BAIXO na
entrada de controle de modo(M). Um circuito de vai-um antecipado est disponvel na
ULA SN74LS181 para a gerao rpida de vai-um atravs das variveis
P(PROPAGAO) e G(GERAO) simultneas, em duas sadas para cascateamento
(pinos 15 e 17). Essa ULA pode ser usada em combinao com o CI comercial SN54S182,
uma unidade de gerao de vai-um antecipado(VUA), para realizar operaes aritmticas
de alta velocidade.

Tabela 4-ULA SN74LS181 Operaes Lgicas e Aritmticas

Se velocidade no um fator crtico nas operaes, ento uma entrada de vai-um

propagado(Cn) e uma sada de vai-um propagado(Cn+4) so disponveis no chip. O atraso
causado pelo vai-um propagado minimizado pelos circuitos internos, de modo que as
operaes aritmticas com palavras de pequeno comprimento podem ser realizadas sem
circuitos externos de vai-um.
A ULA 74LS181 pode tambm ser aplicada como circuito comparador. A sada
(A=B) decodificada internamente a partir das sadas de funo (F0, F1, F2, F3), de modo
que quando duas palavras de iguais magnitudes so aplicadas nas entradas A e B, o pino
(A=B) assumir o nvel ALTO para indicar a igualdade entre as duas entradas. A ULA
deve estar no modo subtrao com Cn=H e os bits seletores de funo S3, S2, S1, S0 em L,
H, H, L, respectivamente, quando realizar esta operao.
Observe que a sada (A=B) tipo coletor aberto e pode ser usada para fazer AND
com fios. A sada de vai-um (Cn+4 ) pode tambm ser usada para fornecer informao da
magnitude relativa.
Essa ULA fornece tambm 16 funes Booleanas de duas variveis, sem
necessidade de circuitos externos. Essas funes lgicas so selecionadas pelas entradas
dos bits seletores de funo (S0, S1, S2, S3) com a entrada de controle de modo(M) no nvel
ALTO, para desabilitar o vai-um interno. As 16 funes lgicas esto detalhadas na tabela
4.

74181 TTL ALU

19
21
23
2
18
20
22
1

A3
A2
A1
A0
B3
B2
B1
B0
7 Cn
8 M

181

F3
F2
F1
F0

13
11
10
9

A=B 14
Cn+4 16
G 17
P 15

S3 S2 S1 S0
3 4 5 6

6
15
2
4
5
14
1
3

182
P3
P2
P1
P0
G3
G2
G1
G0

P
G

7
10

Cn+z 9
Cn+y 11
Cn+x 12

13 Cn

Fig 24- Ula 74181 e o Gerador de carry antecipado ( carry lookahead generator)

19 A3
21 A2 181 F3
23 A1
F2
2 A0
F1
18 B3
F0
20 B2
A=B
22 B1
Cn+4
1 B0
G
7 Cn
P
8M
S3S2S1S0
3 4 5 6
19
21
23
2
18
20
22
1
7
8

A3
A2
A1
A0
B3
B2
B1
B0
Cn
M

13
11
10
9
14
16
17
15

F3 13
F2 11
F1 10
F0 9
A=B 14
Cn+4 16
G 17
P 15

181

S3S2S1S0
3 4 5 6
19 A3
21 A2
23 A1
2 A0
18 B3
20 B2
22 B1
1 B0
7 Cn
8M

C16

181 F3
F2

F1
F0
A=B
Cn+4
G
P

13
11
10
9
14
16
17
15

6 P3182
15 P2
P
2 P1
G
4 P0
5 G3
14 G2 Cn+z
1 G1 Cn+y
3 G0 Cn+x
13 Cn

7
10
9
11
12

S3 S2S1S0
3 4 5 6

C0

19
21
23
2
18
20
22
1
7
8

A3
A2
A1
A0
B3
B2
B1
B0
Cn
M

181 F3
F2

F1
F0
A=B
Cn+4
G
P

13
11
10
9
14
16
17
15

S3S2S1S0
3 4 5 6

Fig.25- 16-bit ALU com Carry Lookahead