ALU

Sistemas de Multiprocesamiento
La ALU
Parte 1.- TEORA DEL PARALELISMO

Tema 2.- ARQUITECTURA BASICA
Anexo 1.- La Unidad Aritmtico-Lgica (ALU).
INDICE
Capitulo 2.1.- INTRODUCCION.......................................................................................................................................... 2
Capitulo 2.2.- TIPOS DE OPERADORES............................................................................................................................ 3
Operadores generales y especializados.............................................................................................................................. 3
Operadores combinacionales y secuenciales ..................................................................................................................... 3
Operadores paralelo y serie ............................................................................................................................................... 4
Operadores MOS y bipolares............................................................................................................................................. 4
Capitulo 2.3.- LAS OPERACIONES DE LA UNIDAD ARITMETICA Y LOGICA ......................................................... 5
OPERACIONES DE DESPLAZAMIENTO..................................................................................................................... 6
Desplazamientos lgicos................................................................................................................................................ 7
Desplazamientos circulares............................................................................................................................................ 8
Desplazamientos aritmticos ......................................................................................................................................... 8
Desplazamientos concatenados...................................................................................................................................... 9
OPERACIONES LOGICAS ............................................................................................................................................. 9
OPERACIONES ARITMETICAS .................................................................................................................................. 11
Cambio de signo .......................................................................................................................................................... 11
Extensin de signo....................................................................................................................................................... 12
Adicin y Sustraccin...................................................................................................................................................... 12
Sumador elemental ...................................................................................................................................................... 12
Sumador paralelo ......................................................................................................................................................... 14
Sumador serie .............................................................................................................................................................. 15
Restador paralelo ......................................................................................................................................................... 16
Suma y resta en binario sin signo ................................................................................................................................ 17
Suma y resta en complemento a uno............................................................................................................................ 17
Suma y resta en complemento a dos ............................................................................................................................ 18
Suma y resta en signo y magnitud ............................................................................................................................... 19
Sumador rpido de acarreo anticipado......................................................................................................................... 21
Sumador-restador BCD ............................................................................................................................................... 25
Unidad aritmtica-lgica para Abacus............................................................................................................................. 28
Aritmtica binaria en coma flotante................................................................................................................................. 30
Sumador-restador en coma flotante ............................................................................................................................. 30
Funcionamiento de un operador de suma flotante. ...................................................................................................... 32
Multiplicacin y divisin en coma flotante ................................................................................................................. 34
OPERACION DE MULTIPLICACION ......................................................................................................................... 34
Algoritmo de suma desplazamiento............................................................................................................................. 34
Algoritmo de sumas y restas........................................................................................................................................ 37
Algoritmo de Booth ..................................................................................................................................................... 39
Multiplicador rpido .................................................................................................................................................... 40
Multiplicacin celular en paralelo. .............................................................................................................................. 41
OPERACION DE DIVISION POR SUSTRACCION-DESPLAZAMIENTO............................................................... 42
Divisin con restauracin sin signo ............................................................................................................................. 42
Divisin con y sin restauracin.................................................................................................................................... 46
Divisin sin restauracin sin signo .............................................................................................................................. 47
Divisin con signo ....................................................................................................................................................... 48
Capitulo 2.4.- OPERACIONES DECIMALES................................................................................................................... 49
El contador decimal. ........................................................................................................................................................ 49
El sumador decimal en paralelo....................................................................................................................................... 49
Capitulo 2.5.- UNIDADES LOGICO ARITMETICAS INTEGRADAS ........................................................................... 51
Unidad lgico aritmtica 74181....................................................................................................................................... 51
Unidad aritmtica Am 29203........................................................................................................................................... 54
ETSII Dpto. Tecnologa Electrnica
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Capitulo 2.1.- INTRODUCCION

La Unidad Aritmtica y Lgica, llamada abreviadamente ALU, es la encargada de realizar en el computador las
operaciones con los datos, de acuerdo con el programa en curso.
Se compone de una unidad capaz de ejecutar todo el surtido de instrucciones del calculador o de varias unidades
funcionales u operadores, cada uno especializado en la ejecucin de una o varias clases de operaciones.
Las operaciones que puede efectuar esta unidad son muy elementales, puesto que la mayora de los
computadores configuran la Unidad Aritmtica con un sencillo sumador-restador.
La ejecucin de operaciones complejas se lleva a cabo descomponindolas en pasos elementales, que se
ejecutan a la velocidad de varios millones por segundo.
La Unidad de Control del computador se encarga de enviar la informacin a procesar a la Unidad Aritmtica, as
como el cdigo que selecciona la operacin que se debe hacer.
La estructura de la Unidad Aritmtica consta de:
1. Uno o varios operadores, que son circuitos electrnicos que realizan una funcin aritmtica o lgica.
2. Un banco de registros de tipo general, donde se almacenan los datos.
Por lo general, el banco se compone de 8 o 16 registros.
3. Un registro, llamado Acumulador, en el que se deposita el resultado que origina el operador y que
soporta la informacin en numerosas operaciones.
4. Un conjunto de sealizadores de estado, que son unos biestables que sealizan ciertas condiciones de
la ltima operacin realizada por la Unidad Aritmtica.
Las ms corrientes son:
Cero: Se pone a 1 si el resultado ha sido cero.
Negativo: Se pone a 1 si el resultado ha sido negativo,
Acarreo: Se pone a 1 si el resultado tiene acarreo.
Desbordamiento: Se pone a 1 si el resultado no cabe en el lugar que le corresponde
(sobrepasamiento).
5. A veces, una instruccin se descompone en varias operaciones elementales, existiendo un
Secuenciador que genera las seales apropiadas para desarrollar las diversas microinstrucciones que
conforman la instruccin.
Para cada instruccin se indica el operador que interviene, la operacin a efectuar y los registros que
participan.
Diagrama general de la
estructura de bloques
de la Unidad Aritmtica:
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Capitulo 2.2.- TIPOS DE OPERADORES

Como ya se ha dicho los operadores son circuitos electrnicos que realizan una o varias operaciones lgicas o
aritmticas, tales como AND, OR, XOR, suma y resta.
En la figura se presenta a un operador elemental encargado de efectuar la suma binaria de dos bits junto al
acarreo previo, produciendo el resultado y el acarreo final.
Los operadores tienen diferentes clasificaciones, de acuerdo con el concepto que se considere.
Operadores generales y especializados

Los operadores generales pueden realizar distintas clases de operaciones, mientras que los especializados se
restringen a una muy determinada: por ejemplo, sumas y restas en coma flotante.
Los computadores convencionales poseen un solo operador, de tipo general, que hace todas las operaciones
posibles.
Los computadores muy sofisticados, cuya Unidad Aritmtica consta de varios operadores especializados, han de
soportar un elevado coste.
Operadores combinacionales y secuenciales

Los operadores combinacionales suministran una salida que es funcin del estado de las entradas.
No dispone de elementos de memoria y el tiempo de respuesta est dado por la suma de los retardos de las
puertas lgicas que deben atravesar las seales desde las entradas hasta la salida.
Los operadores secuenciales requieren varias fases para obtener el resultado, debiendo contar con elementos de
memoria que almacenan la informacin que ha de transmitirse entre fase (resultados intermedios / parciales), as
como un contador de las mismas.
En este tipo de operadores se define un algoritmo con el que se halla el resultado y que contiene las etapas
necesarias y la funcin que ha de efectuar cada una de ellas.
Es habitual que la Unidad de Control genere las fases del operador, con lo que ste se simplifica notablemente.
De lo expuesto se deduce que una operacin cualquiera puede realizarse de cuatro formas posibles:
a) Mediante un circuito combinacional. La operacin consta de una sola fase.
b) Mediante un circuito secuencial que genera sus propias fases.
c) Mediante un circuito secuencial cuyas fases las genera la Unidad de Control.
d) Mediante un programa.
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Los operadores puramente combinacionales se montan entre dos registros fuentes F1 y F2 (o dos buses fuentes)
para los operandos y un registro R para el resultado (o un bus para el resultado) segn el esquema de la figura 1.
(Obsrvese que, sobre este esquema, el resultado solo es vlido en tanto los operandos fuentes permanezcan
posicionados).
Los operadores con acumulador (fig. 2) no exigen ms que un registro fuente para almacenar uno de los
operandos, ya que el otro es memorizado por el acumulador durante todo el tiempo de la operacin.
Cuando a las salidas de los operadores elementales quedan establecidos los niveles lgicos, un impulso EAC
introduce el resultado en el acumulador.
Operadores paralelo y serie

Un operador paralelo realiza la operacin correspondiente simultneamente sobre todos los dgitos de los
operandos.
El operador serie trabaja dgito a dgito, siendo de tipo secuencial y requiere tantas fases como dgitos procesa.
Operadores MOS y bipolares

La tecnologa que se aplica en la fabricacin de los operadores determina la velocidad de funcionamiento.
Para comparar distintos diseos, se toma como base el tiempo de respuesta de una puerta NAND, al que se
denomina a.
El tiempo de las restantes puertas se expresa en funcin de a.
El retardo tpico de una puerta NAND TTL estndar es de 10 ns;
si es Schottky TTL de 3 ns
y
si es CMOS de 50 a 70 ns.
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Capitulo 2.3.- LAS OPERACIONES DE LA UNIDAD ARITMETICA Y LOGICA

Las operaciones que puede efectuar la Unidad Aritmtica, segn su propsito, se clasifican en tres grandes
grupos:
1. De desplazamiento.
2. Aritmticas.
3. Lgicas.
En la tabla de la figura se muestra el conjunto de operaciones tpicas que realizan las cuatro categoras de
computadores: microprocesador, minicomputador, computador medio y computador rpido.
Tambin se indica la manera habitual de llevar a cabo la operacin mediante:_
unidad combinacional (C),
unidad secuencial especfica (S),
tareas controladas por la Unidad de Control (UC),
por programa (P).
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OPERACIONES DE DESPLAZAMIENTO
Los desplazamientos se realizan corriendo los bits de una palabra, dato o registro hacia la derecha o izquierda.
Si el operando origen, A, est compuesto por los bits: a n 1 , a n 2 ,..., a1 , a 0
el operando resultado B, despus
de realizar el desplazamiento, estar compuesto por una cadena de bits, que cumplen la ley:
b j +k = a j
donde k indica el nmero de posiciones que se han desplazado.

Si k > 0, el desplazamiento se efecta hacia la izquierda y viceversa.
En realidad, la expresin no puede aplicarse a los extremos del operando stos se rellenan segn el
desplazamiento sea lgico o aritmtico.
El operador de desplazamiento puede estar constituido nicamente por puertas lgicas, en cuyo caso posee un
carcter puramente combinacional.
En general, los computadores sencillos no pueden ejecutar ms que un desplazamiento elemental (una posicin a
derecha o a izquierda) por impulso. Puede montarse el acumulador como un registro de desplazamiento.
A fin de no tener que utilizar una instruccin para cada desplazamiento elemental, se emplea un descontador de
desplazamiento, cargado al principio de la operacin con el nmero de desplazamientos por efectuar, nmero que
aparece como operando inmediato en la instruccin. Este contador se ve restado en una unidad a cada impulso
de orden de desplazamiento; la operacin se detiene cuando el descontador de desplazamientos llega a cero.
Es un primer ejemplo de operador secuencial y de su dispositivo de control.

En las mquinas ms importantes, el acumulador est cableado de tal manera que puedan ejecutarse
desplazamientos de 1, 2, 3 k posiciones, a derecha o izquierda, a la recepcin de cada impulso de reloj.
En la figura se muestra un operador de desplazamiento que permite desplazamientos de 0, 1, 2 y 4 posiciones en
ambos sentidos. Slo se ha representado el esquema correspondiente a un bit. Las seales de control necesarias
para definir el desplazamiento son comunes a todos los bits.
Es frecuente que coincidan el operando origen y el destino, con lo que el desplazador se reduce a un simple
registro de desplazamiento.
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Desplazamientos lgicos
Los valores de los extremos se completan con ceros, es decir, los k bits derechos o izquierdos, segn la direccin
del desplazamiento, sern rellenados con ceros.
Obsrvese que en los desplazamientos lgicos existe prdida d informacin.
Tambin hay operadores de desplazamiento que permiten rellenar con unos las posiciones vacas.
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Desplazamientos circulares
Los k bits que se vacan en un extremo se rellenan con los que salen por el otro.
Con los desplazamientos circulares no hay prdida de informacin.
Desplazamientos aritmticos
Los desplazamientos aritmticos se realizan sobre nmeros en representacin de complemento y son parecidos a
los lgicos, pero salvando o manteniendo el signo de la cantidad.
Estos desplazamientos suponen una multiplicacin o divisin por una potencia de 2.
En la figura se muestra, grficamente, el comportamiento de este tipo de desplazamientos.
Para multiplicar por potencias de 2 un nmero negativo, representado en complemento a 1 se deben introducir
"unos" por la derecha, en lugar de "ceros".
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Desplazamientos concatenados
Son desplazamientos que afectan a un conjunto concatenado de dos o ms elementos, que pueden ser:
1. Dos registros.
2. Un registro con el biestable de acarreo.
3. Un registro con el biestable de signo.
En la figura se muestran algunos ejemplos de desplazamientos concatenados.
OPERACIONES LOGICAS
Con este tipo de operaciones, a cada bit del operando origen se le aplica una funcin lgica, independientemente
de los restantes bits, lo que significa que el resultado de aplicar un operador lgico a un bit no afecta al resultado
de los dems bits.
Las operaciones lgicas ms comunes en los computadores son:

-
Negacin o inversin lgica ( A)

OR o suma lgica (A + B).
AND o producto lgico (A * B).
EOR OR Exclusiva ( A B ) .
Tambin son frecuentes las operaciones NOR y NAND.
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La operacin negacin se efecta sobre un solo operando, por lo que recibe el nombre de mondica, mientras que
las restantes operaciones lgicas actan sobre dos operandos y se llaman didicas.
En el caso del operador combinacional, basta referirse al esquema de la figura 1, sustituyendo los operadores
elementales por circuitos AND, si se trata de la operacin de interseccin, OR si se trata de la operacin de
reunin, OR exclusivo si de la operacin OR exclusivo.
En el caso del operador con acumulador, la organizacin presentada en la figura 2 puede simplificarse, si se parte
de la idea siguiente: en vez de ejecutar la operacin con los bits homlogos del registro fuente y del acumulador,
se observa que hasta, segn el valor del bit fuente Fi, con dejar inalterado el bit del acumulador o forzarle a un
valor no dependiente ms que de Fi.
Por ejemplo, para el AND, el bit acumulador continua inalterado si Fi = 1, pero debe ponerse a cero si Fi = 0.
Este razonamiento conduce a los esquemas de la figura 3. Se observa, adems, que estas diferentes funciones
pueden agruparse en un mismo operador gracias a seales asociadas a las diferentes operaciones y controlando
puertas lgicas (fig. 4).
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OPERACIONES ARITMETICAS
A continuacin se van comentando las ms importantes.
Cambio de signo
La operacin de "cambio de signo" se efecta de distinta forma segn el tipo de representacin que se emplee.
1. Representacin en binario puro Slo se modifica el bit de signo.
2. Representacin en complemento a uno El cambio de signo coincide la negacin lgica.
En la figura se muestra una etapa de varias puertas R, que cambia el signo del operando cuando la seal
de control C1 = 1. Cuando C1 = 0, se transmite el dato sin modificarlo.
3. Representacin en complemento a dos equivale, a realizar una negacin lgica y aadir una unidad.
En la figura se muestra un esquema que cambia el signo a los datos expresados en complemento a dos.
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Extensin de signo
Cuando se traslada un valor numrico a la memoria, a un registro, a un bus, a un operador u otro elemento de
mayor nmero de bits, los bits sobrantes deben rellenarse de forma que no cambie el significado.
Segn el tipo de representacin elegido, el tratamiento es diferente.
a) Representacin en binario con signo El bit de signo se traslada al bit de ms peso del destino,
rellenando con ceros los bits sobrantes.
b) Representacin en complemento a uno o a dos Los bits sobrantes de ms peso se rellenan con el
mismo valor que el bit de signo.
Adicin y Sustraccin
Estas dos operaciones se resuelven de manera similar, puesto que la resta puede considerarse como una suma si
se toma el sustraendo en forma de complemento a dos.
La suma es la operacin ms importante sobre la que se disea la Unidad Aritmtica del computador.
Los sumadores adoptan diferentes estructuras de acuerdo con el tipo de representacin que manejan.
Sumador elemental
Es un operador, consistente en un circuito combinacional capaz de sumar dos dgitos binarios ms el posible
acarreo previo de la etapa anterior, produciendo el dgito suma y el de acarreo para la siguiente etapa.
Ejemplo:
si de S se obtiene sumando los bits (ai + bi ) junto al acarreo previo ci 1 .

Adems de si , tambin se genera el acarreo ci para la siguiente etapa sumadora.
Cada bit
La tabla de la verdad para este sumador elemental se ofrece en la figura:
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De la cual se deduce:
El tiempo de retardo del sumador elemental de la figura ser de 20 ns, tomando como retardo por puerta 10 ns.
En realidad, el resultado si se obtiene en 10 ns y el acarreo en 20 ns.
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Por lo general, las sumas se realizan con nmeros de varios bits, por lo que son relativamente, complejos los
sumadores, aunque todos ellos se basan en sumadores elementales.
Segn el tratamiento de los bits de los sumandos, existen sumadores paralelo y serie.
Sumador paralelo
Consta de tantos sumadores elementales encadenados como bits tengan los operandos.
El acarreo c 1 se debe poner a cero antes de producirse la suma.
El retardo total del esquema de la figura viene dado por el mximo nmero de puertas que deben atravesar las
seales.
Como se considera que cada sumador tiene un tiempo de respuesta de 2 retardos de 10 ns cada
uno para producir la suma y el acarreo, el resultado total del sumador de la figura no ser correcto hasta que
transcurran n * 20 ns.
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La figura presenta el esquema de utilizacin del sumador paralelo, que emplea los registros R1 y R2 para
almacenar los operandos.
El resultado se almacena en R1, activando la seal de carga, que tambin sirve para determinar el acarreo c n 1 se
deposite en el sealizador de acarreo.
Sumador serie
En este caso, un nico sumador elemental va sumando cada pareja de bits de los registros.
Un sumador elemental va recibiendo, en cada paso controlado por la seal de reloj procedente de la Unidad de
Control, los dos bits que estn contenidos en los registros R1 y R2 cuyo contenido se desplaza una posicin a la
derecha en cada paso.
Un flip-flop, tipo D, se carga con el acarreo producido con cada suma, mientras que el previo que contena de la
fase anterior lo introduce, al sumador elemental para que se sume con los bits extrados de R1 y R2.
Los bits suma se guardan en otro registro de desplazamiento dedicado a este fin.
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Por lo tanto, con cada impulso de reloj se producen los siguientes acontecimientos:
1. Se sacan 2 bits de R1 y R2, que se suman con el acarreo de la suma anterior, guardado en el flip-flop D.
2. El bit suma se guarda en otro registro de desplazamiento que contendr el resultado.
3. Adems, el flip-flop D se carga con el acarreo actual, que se memoriza hasta que se efecte la suma de
la siguiente pareja de bits.
Restador paralelo
Aunque se pueden disear restadores elementales, como la operacin ms frecuente es la suma, se suele aadir
al sumador un circuito que permita llevar a cabo la suma y la resta, seleccionando la operacin a efectuar
mediante una seal de control, llamada S/R, que suma si S/R = 0.
Sea la resta de dos operados positivos, (A B).
Sumando y restando
2 n se puede escribir:
A-B =A-B+
2 n - 2 n = A + ( 2 n - B) - 2n
El trmino ( 2 - B) es el complemento a dos de B y se calcula haciendo la negacin lgica de B y sumando una

unidad al resultado.
La negacin se puede realizar a base puertas XOR y el 1 que hay que sumar se consigue introduciendo 1 por el
acarreo c 1 .
2 n al resultado es lo mismo que restar 1 al bit s n inexistente, lo que en la prctica se reduce

a ignorar el acarreo c n 1
Por otro lado, restar
En la figura se muestra el esquema de un sumador-restador paralelo.

Si la seal S/R = 0, el circuito produce la suma de los operandos, mientras que si S/R = 1, genera la resta.
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Suma y resta en binario sin signo

Se puede emplear directamente el esquema de la figura para este tipo de representacin.
Las condiciones en las que se origina desbordamiento (DE) son las siguientes:
1. En el caso de la suma, el desbordamiento es directamente suministrado por el bit de acarreo
c n 1 ,
puesto que se "lleva 1 " que no cabe en el resultado.

2. En el caso de la resta, el desbordamiento se produce cuando B > A, puesto que dara resultado
n
negativo. Dado que el resultado realmente calculado es A = ( 2 - B), si B > A, ser 2 + A - B < 2 y
por tanto, c n 1 = 0, lo que significa que la condicin de desbordamiento se produce cuando c n 1 = 0
De aqu se deduce que la condicin de desbordamiento sigue la expresin:
DE = c n 1 S / R
Suma y resta en complemento a uno

Las operaciones de suma y resta en complemento a uno, precisan de una ligera modificacin en el esquema de la
figura para funcionar correctamente.
Por un lado, una cantidad en complemento a uno slo exige la negacin lgica y, por lo tanto, no se deber
introducir la seal de control S/R por el acarreo c 1 .
Por otro lado, al sumar dos nmeros con este tipo de representacin, para que el resultado sea correcto hay que
sumar el acarreo al resultado.
Ejemplo:
c n 1 al resultado se puede conseguir recirculando dicho bit hasta el acarreo c 1 .

La condicin de desbordamiento sigue la ley: DE = c n 1 c n 2
La suma del acarreo final
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Suma y resta en complemento a dos

El esquema propuesto en el sumador-restador paralelo produce la suma realizando el complemento a dos del
sustraendo (B), por lo que es directamente utilizable para operandos en forma de complemento a dos.
Sin embargo, como los bits de-ms peso de los operandos ( a n 1 , bn 1 ) representan el signo y el resto la magnitud,
el desbordamiento viene dado al igual que el complemento a uno, por: DE =
c n 1 c n 2
Al sumar dos nmeros en complemento a dos, se pueden dar cuatro casos:

1) Los sumandos A y B son positivos
Admite dos variantes:
a) Si la suma es menor que 2 1 , o sea, el resultado cabe en el nmero de bits que tienen los
operandos y c n 1 y c n 2 son cero.
n
En este caso el desbordamiento ( c n 1 c n 2 ) ser cero (como debe ser) y
rn 1 tambin ser
cero, indicando que el resultado es un nmero positivo.

Ejemplo:
b) Si la suma "no cabe" en el espacio reservado,
c n 2 ser uno y c n 1 ser cero, con lo que el
c n 1 c n 2 = 1 . Se produce desbordamiento, puesto que el resultado sale de

tipo negativo rn 1 = 1 cuando debera ser cero.
desbordamiento
Ejemplo:
2) Cuando A > 0 y B < 0, siendo A B
c n 1 y c n 2 valdrn siempre 1, quedando la expresin del desbordamiento: c n 1 c n 2 = 0 , como debe

ser, puesto que la suma de dos nmeros de distinto signo no puede producir sobrepasamiento en ningn
caso.
Ejemplo:
3) Cuando A > 0 y B < 0, siendo A < B
c n 1 y c n 2 valen cero y el desbordamiento c n 1 c n 2 = 0 .
Igual que en el caso anterior, no se puede producir desbordamiento y
rn 1 = 1 al ser A < B .
Ejemplo:
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4) Cuando A < 0 y B < 0.

Pueden producirse dos casos:
a) Si la suma "cabe" en el lugar reservado, siendo
Adems
c n 1 = c n 2 = 1 c n 1 c n 2 = 0
rn 1 = 1 , indicando que el nmero es negativo.
Ejemplo:
b) Si "no cabe" la suma en el lugar reservado,

desbordamiento y
c n 2 =0 y c n 1 =1, por lo que se produce
rn 1 = 1 .
Ejemplo:
Suma y resta en signo y magnitud

Se utiliza la seal auxiliar de complemento (CPTO) para indicar si se realiza el complemento a uno del segundo
operando (CPTO = 1) o no (CPTO = 0).
Esta seal se obtiene mediante una combinacin de
a n 1 , bn 1 y S / R , segn la tabla de la figura.
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Para corregir las sumas que se indican en la tabla, al resultado se le invierte cuando CPTO = 1 y el acarreo del
nmero (sin considerar el signo), c n 2 =0.
La seal que controla esta inversin es la salida CPTS, que corresponde a la funcin: CPTS = CPTO * c n 2
Por trabajar con complemento a uno, cuando se produce acarreo en el nmero (sin contar el signo) se suma el
mismo mediante una realimentacin a travs de c 1
Los 8 casos de la tabla pueden comprobarse para constatar que realizan correctamente la suma con el
procedimiento propuesto.
Ejemplo:
Primer paso de la tabla.
El bit de signo (subrayado) se trata, paralelamente, con otra lgica para obtener el signo de la suma.
El nmero ser positivo ( s n 1 = 0 ) en cualquiera de estos casos:
1. Cuando hay llevada en
c n 2 y el signo de A es positivo.
2. Cuando no hay llevada y la operacin es resta de un nmero negativo.

3. Cuando no hay llevada y la operacin es suma de un nmero positivo.
En los dems casos, el resultado es negativo.
Algebraicamente se representa as:
El sobrepasamiento DE se produce cuando CPTO = 0 y
c n 2 =1.
En la figura se muestra el diagrama del sumador-restador de signo y magnitud.

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De la tabla se ha obtenido CPTO, llamando A =
a n 1 , B = bn 1 y R = S / R .
Sumador rpido de acarreo anticipado

Con objeto de aumentar la velocidad de los sumadores, se presenta un modelo que no tiene que esperar a que se
originen los acarreos en los sumadores elementales para pasar de un paso sumador completo al siguiente.
Utilizando una lgica auxiliar se proporcionan, simultneamente, todas las entradas de acarreo.
Los sumadores de "acarreo anticipado" son considerablemente ms rpidos que los sumadores paralelos con
arrastre en serie y se emplean en los computadores rpidos.
Si se llama C1 al acarreo del primer sumador completo, ste valdr 1 en los dos siguientes casos:
1. Cuando A1 = B1 = 1
2. Cuando A1 o B1 valen 1 y adems, el acarreo previo
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C0 = 1 .
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Si se denomina G a la primera condicin:
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G1 = A1 * B1
Para expresar la segunda condicin, se comienza definiendo P1 :

P1 = A1 * B1 + A1 * B1 = A B con estas
dos definiciones, la ecuacin lgica completa para la primera y segunda condicin se puede escribir:
C1 = G1 + P1 * C 0
Donde cada uno de los dos trminos representa una de las dos condiciones y los subndices 1 se refieren al
primer paso sumador.
Para el segundo paso se puede escribir una ecuacin similar:
C 2 = G2 + P2 * C1
Sin embargo, en esta ecuacin el trmino C1 puede sustituirse por su valor de la siguiente manera:
Por lo tanto, la expresin de C2 se representa en trminos de G y P solamente, a excepcin de C 0 .
Esto es importante, ya que ahora C2 slo depende de las seales de entrada A y B hasta los dos primeros pasos
sumadores. Esto significa que, para conocer C2 slo es necesario disponer de los valores de A1, A2, B1 y B2.
No se precisa la salida C1 del primer paso.
De forma semejante, la ecuacin de C3 se puede escribir, nicamente, en trminos G y P:
Generalizando para un valor k de etapa sumadora:
Esta ltima ecuacin indica que las entradas de acarreo de todas las etapas de un sumador pueden desarrollarse
tan pronto como se reciben las seales A y B, puesto que los trminos G y P slo dependen de A y B.
La figura se muestra un sumador de acarreo anticipado de 4 bits con los circuitos lgicos de generacin de G y P.
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Si se supone que la lgica de anticipacin del acarreo consume un tiempo de 30 ns y cada paso sumador precisa
de otros 30 ns, el sumador completo de la figura tardar 60 ns en producir el resultado correcto.
Para sumadores de 5 o ms bits, la diferencia entre el tiempo de retardo de este tipo de sumador y los de acarreo
serie, se hace cada vez mayor.
La limitacin ms importante del sumador con acarreo anticipado es que, a medida que aumenta el nmero de
etapas, la ecuacin se hace ms larga, al igual que cada uno de sus trminos. Se necesitan ms puertas y stas
deben poseer mayor nmero de entradas.
En la figura se presenta el diagrama lgico del circuito integrado comercial 74182, que realiza la funcin de
generador de acarreo anticipado.
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Otra de entre las numerosas soluciones propuestas para acelerar la operacin de la suma, citaremos la tcnica
del "puente" (by pass)
Se divide el sumador en secciones (o subsumadores), cada uno de ellos activo sobre un pequeo nmero de bits.
En una primera fase, se realizan las sumas al nivel de cada seccin, sin tomar en cuenta el arrastre,
eventualmente generado en la seccin inmediatamente anterior.
En una segunda fase, los arrastres son propagados.
El arrastre generado en la seccin (i 1) debe conducir a aadir 1 a la seccin i.
Esta operacin puede llevar a la seccin i a propagar tambin este arrastre hasta la seccin (i + 1).
La astucia del procedimiento se centra en detectar, sin necesidad de realizar la propagacin en la seccin i, si
este arrastre existe y ha de transmitirse a la seccin (i + 1).
Si la respuesta es positiva, el arrastre generado en la seccin (i 1) se transmitir a la seccin (i + 1) cuenteando
a la seccin i; por consiguiente, no tendr que atravesar ms que una puerta.
Es cuestin de encontrar la condicin que permitir saber, sin tener que efectuar realmente la propagacin, si el
arrastre puentear o no la seccin.
Es fcil convencerse de que tal condicin se enuncia as: el arrastre ser bloqueado cuando los dos operandos
presenten dos dgitos binarios idnticos en una de sus posiciones, por lo menos, (o si el resultado obtenido en la
primera fase de la operacin posee al menos un dgito cero).
En dicho tipo de sumador, la duracin de la suma es igual al doble del tiempo mximo de propagacin del arrastre
en una seccin.
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Sumador-restador BCD
En los computadores, tanto la suma como la resta se realizan casi siempre en cdigo binario puro.
En calculadoras electrnicas y otras aplicaciones se utiliza, frecuentemente, el cdigo BCD, que es el decimal
codificado en binario.
Los sumadores y restadores BCD realizan las operaciones poniendo en prctica los mismos algoritmos e iguales
circuitos bsicos que cualquier otro sumador-restador binario; sin embargo, los datos se emplean en formato BCD,
en lugar del binario.
Ejemplo:
Se presenta un ejercicio de suma en BCD.
En forma decimal, la suma, incluido el acarreo de 1, nos resulta muy similar.

Sin embargo, en BCD la suma de cada uno de los grupos de dgitos, da como resultado tres nmeros. 5, 12 y 9.
Si se leyese directamente, la suma se escribira: 5, (12), 9, lo cual, naturalmente, resulta incorrecto.
El procedimiento adecuado determina que en las decenas se ponga slo el nmero 2, arrastrando el 1 a la
posicin de las centenas, para cambiar el 5 que habr en esa posicin por un 6.
Cuando se suma un nmero en formato BCD mediante circuitos lgicos, se precisa una lgica auxiliar especial
para detectar el acarreo y corregir los dgitos BCD siguiendo el procedimiento expuesto.
En el ejemplo anterior, adems de la deteccin del acarreo y su propagacin al grupo de las centenas, el grupo de
las decenas debe corregirse para proporcionar una salida en forma binaria de 2 y no de 12, lo que ocasiona el
cambio del nmero 1100 al 0010.
La figura muestra un circuito sumador BCD que puede generar el acarreo y corregir la salida del sumador a un
dgito BCD de 4 bits.
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Antes de discutir la lgica auxiliar para producir la generacin de acarreo y la correccin, pero en el caso general,
cualquiera de los grupos de dgitos puede exceder de sumar dos nmeros cuya suma sea tan grande como 15 sin
generar acarreo, se precisa una correccin y un acarreo decimal siempre que la suma supere a 10.
En el ejemplo precedente, slo el grupo de las decenas gener acarreo y precisaba de correccin, pero en el
caso general, cualquiera de los grupos de dgitos puede exceder de 9 al hacer una suma.
Por ejemplo, para hacer una suma de dos nmeros BCD de 3 dgitos, se requieren 3 fases paralelas de sumador,
cada una de ellas con capacidad para generar un acarreo y corregir la salida cuando sea necesario.
En el esquema existe un circuito de deteccin en cada etapa del sumador para proporcionar en la salida un
acarreo si el nmero suma es mayor que 9.
Este detector consiste en unas pocas puertas decodificadoras (U1 a U3), que detectan los resultados de 10,
11,12, 13, 14 15, o el acarreo binario para sumas comprendidas entre los valores 16 a 19.
Para corregir la salida de la suma de cualquier fase que ha generado un acarreo se suma 6 (en binario 0110) a
dicho resultado, puesto que 0110 es el complemento a dos de 1010 (10) y sumar 0110 es lo mismo que restar
1010 (en decimal 10). La correccin se efecta en un segundo sumador, en donde se aade 0110 a la suma sin
corregir. La figura ilustra la forma en que la presencia de un acarreo a la salida de U1 (resultado superior a 9)
hace que se sume 0110 en el sumador de correccin y la ausencia de acarreo, hace que se sume 0000 y no se
modifique el resultado del primer sumador.
La etapa de la figura se puede conectar en paralelo con varias etapas idnticas para formar un sumador
multidgito BCD. Los sumadores de 4 bits que hay en cada etapa pueden ser de tipo paralelo simple, de tipo de
acarreo circular o alguna combinacin de ambos.
Si la salida de acarreo est conectada a C IN de la siguiente etapa, forma un sumador BCD con acarreo en serie,
La resta BCD puede realizarse de diversas formas.
En este anlisis se considerarn slo dos:
la resta por complemento a uno y
la resta por complemento a nueve.
En la resta por complemento a uno se efecta la diferencia A - B de dos cantidades BCD, tratndolas como si
estuviesen representadas en binario puro y haciendo el complemento a uno del sustraendo B.
Posteriormente se deben hacer las correcciones pertinentes, que consisten en complementar a uno el resultado si
es negativo, o sea, si no existe acarreo superior, y en sumar 1010 a aquellos dgitos que cumplan la condicin
XOR entre su acarreo hexadecimal y el acarreo del dgito superior.
Las figuras muestran unos ejemplos y un circuito que emplea esta tcnica, que necesita de una etapa sumadora
para la resta binaria y otra para llevar a cabo las correcciones comentadas.
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Los principios bsicos de sustraccin por complemento a nueve se presentan de forma grfica en el diagrama.
Obsrvese que cada uno de los sumadores BCD tiene un circuito BCD sumador.
El algoritmo de la resta por complemento a nueve consiste en complementar el sustraendo y, despus, seguir el
algoritmo de suma, excepto que la salida de acarreo de la ltima etapa (la ms significativa) se ha de conectar con
la entrada de acarreo de la primera.
Debido a que un restador de complemento a nueve usa los mismos circuitos que un sumador, puede construirse
un sumador-restador con menos lgica auxiliar, que la necesaria si se construyese a base de dos circuitos
independientes.
Unidad aritmtica-lgica para Abacus

Tenemos en nuestra mano todos los elementos para componer el esquema de una unidad aritmtica-lgica
elemental, con la que dotar a Abacus.
La unidad aritmtica de Abacus est montada entre un bus fuente M, donde se mantienen los niveles lgicos
representativos del segundo operando y un acumulador AC que mantiene los niveles lgicos correspondientes al
primer operando hasta que la seal de muestreo EAC introduce el resultado en el acumulador.
Consta de un sumador en paralelo y de un conjunto de puertas para ejecutar las operaciones lgicas y distribuir
las informaciones de acuerdo con las operaciones aritmticas por efectuar.
Adems, el acumulador est montado como registro de desplazamiento.
Las diferentes operaciones estn gobernadas por seales lgicas, procedentes normalmente del generador
central de secuencias del ordenador.
Todas estas seales son de nivel, de tal suerte que al cabo de un cierto tiempo despus de su posicionamiento el
resultado de la operacin se estabiliza bajo la forma de niveles lgicos, que sern introducidos en el acumulador
por el impulso EAC.
La figura representa el i-simo elemento de esta unidad.
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Pasamos revista a las diferentes operaciones que permite:
CAR carga: transferencia al acumulador de la informacin presente sobre el bus M.

CARC carga con complementacin: el mismo proceso, pero despus de complementar cada dgito.
SUM adicin: suma al contenido del acumulador la informacin presente sobre el bus M.
Esta adicin es operada por el sumador en paralelo y la duracin de la misma es el tiempo de propagacin
de los arrastres.
SUS sustraccin: se resta la informacin en el bus M del contenido del acumulador.
Se realiza complementando la informacin del bus M y despus sumandola en el sumador paralelo.
La operacin es correcta si Abacus opera en complemento a 1.
Si no, se precisa posicionar un nivel 1 a la entrada de arrastre a la etapa de sumador de menor peso.
AND
OR
ORX
DESI desplazamiento a izquierda: desplazamiento del contenido del acumulador una posicin binaria
a la izquierda.
DESD desplazamiento a derecha: desplazamiento del contenido del acumulador una posicin binaria a
la derecha.
interseccin lgica entre la informacin en el bus M y el contenido del acumulador.

reunin lgica entre la informacin en el bus M y el contenido del acumulador.
(Estas dos ltimas operaciones se realizan segn el esquema de la figura 4).
OR exclusivo entre la informacin en el bus M y el contenido del acumulador.
Esta operacin se ejecuta aqu por parte del sumador, inhibiendo la propagacin de los arrastres.
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Los indicadores asociables a la unidad aritmtica de Abacus podran ser los siguientes:
DEB indicador de desbordamiento cableado segn el esquema de la figura 9, si Abacus opera en

complemento a 2.
CE
indicador de cero. Puede cablearse mediante un NOR recibiendo todas las salidas Q de los
biestables del acumulador, si Abacus trabaja en complemento a 2. (En complemento a 1 se precisara un
OR detrs de un NOR para todas las salidas Q y de un NOR para todas las salidas Q).
indicador de signo, igualmente cableado segn el esquema de la figura 9.
Aritmtica binaria en coma flotante

Para empezar, recordemos que los nmeros en coma flotante se representan en la forma S .M . , donde S es el
signo del nmero, M la mantisa y E el exponente y generalmente vale 2 16 en aritmtica binaria.
E
Las operaciones se llevan a cabo sobre nmeros normalizados, esto es, sobre nmeros cuyo valor de exponente
est ajustado para que la mantisa tenga el mayor nmero posible de dgitos significativos. Por consiguiente, los
operadores en aritmtica flotante deben, no solamente ejecutar la operacin correspondiente, sino tambin
normalizar el resultado obtenido.
Sumador-restador en coma flotante
En la representacin en coma flotante, los n bits de los operandos se dividen en dos grupos, uno de p bits, que
expresa la mantisa M y otro, de q bits, que representa el exponente E.
Siendo r la base del exponente, el valor del operando es:
X = M *rE
Dados los operandos A y B de mantisa MA y M B y de exponentes respectivos EA y EB, la realizacin de la

operacin de suma o de resta requiere los siguientes pasos:
1. Separacin de exponentes y mantisas. As se puede proceder a su tratamiento individual.
Esta separacin supone una extensin de signo para que cada elemento MA, MB, EA y EB ocupe una
palabra de n bits. Puesto que la representacin de los exponentes suele hacerse en exceso a 2
extensin de signo se reduce a rellenar con ceros los bits adicionales.
En el caso de las mantisas, se extender el signo de acuerdo con su representacin.
q 1
, la
2. Resta de los exponentes. El resultado de esta sustraccin define el exponente previo del resultado, la
mantisa que se debe desplazar para alinear los dgitos de igual peso, as como el nmero de
desplazamientos que requiere la alineacin.
3. Alineacin de mantisas. Esta operacin consiste en desplazar aritmticamente a la derecha el
operando de menor exponente. De esta forma, se consigue que MA y MB tengan los dgitos del
z
mismo peso, en posiciones idnticas. Es importante notar, que, si r = 2 , cada incremento de una
unidad en el exponente supone un desplazamiento de z lugares, que es normal en bastantes
4
mquinas que tienen r = 16 = 2 .

Evidentemente, en este desplazamiento se pierden dgitos significativos del operando menor.
Supongamos a sumar los nmeros A = 12.000 x
10 1 y B = 80.000 x 10 2 que se escriben, respectivamente:
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4. Suma o resta de las mantisas. En el caso frecuente de usar la representacin de signo y magnitud,
habr que determinar, analizando los signos y la operacin pedida, si se hace suma o resta.
La obtencin de resultados que excedan de los p bits es muy frecuente en esta operacin, puesto que, al
estar normalizadas las mantisas, la suma de dos cantidades positivas o negativas dar siempre
desbordamiento de mantisa en el resultado. Ahora bien, si se ha hecho la extensin de signo, este
desbordamiento no se refleja en el operador de suma y resta que tiene n bits.
La forma de eliminar los bits sobrantes, se conoce como redondeo.
Consideremos la sustraccin A - B. En la representacin en valor absoluto y signo, se debern primeramente
comparar las mantisas de A y B, comprobar que la de B es superior a la de A y deducir de ello que la operacin
pertinente es sustraer la mantisa de A de la mantisa de B y al resultado darle el signo menos:
4. Normalizacin del resultado. Se trata de desplazar adecuadamente la mantisa resultado, de forma que
su dgito ms significativo ocupe el lugar izquierdo de los p bits disponibles.
Simultneamente, se corrige el exponente para reflejar los desplazamientos efectuados.
Cuando existe desbordamiento de mantisa en el resultado, esta normalizacin produce un
deslizamiento a la izquierda e incrementa en uno al exponente, eliminando as este desbordamiento.
El proceso de normalizacin puede producir un desbordamiento del exponente, rebasando los lmites de su rango
( 2 q ; 0). En este caso, se excede el rango total de representacin y se debe activar un biestable de
desbordamiento y/o acotar el resultado al mayor o menor nmero capaz de ser representado.
q
Aunque es posible disear un operador combinacional que contenga los elementos necesarios para realizar las
funciones descritas, su complejidad y costo hacen que sea muy excepcional el computador que lo posea.
Este operador necesitara:
- Un restador de exponentes con un selector para el mayor.
- Un desplazador de mantisas con una serie de multiplexores para seleccionar la mantisa MA o MB a
desplazar.
- Un sumador-restador de mantisas.
- Un normalizador compuesto por un incrementador-decrementador de exponente y
- Un desplazador de mantisa.
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Funcionamiento de un operador de suma flotante.

Nos proponemos describir el funcionamiento de dicho operador sobre operandos con la siguiente configuracin:
S 1 bit signo del operando; signo ms: S = 0 y signo menos: S = 1;

E e bits exponente; representa una potencia de 2 y est comprendido entre 2
El exponente 2
e 1
est representado por E = 0 y el exponente 2
e 1
e 1
y 2
e 1
1 est representado por E = 2 e 1 .
M m bits mantisa; la mantisa de un operando negativo est representada en complemento a 2.

Un operando normalizado se caracteriza por el hecho de que el bit de signo y el bit de mayor peso de la mantisa
tienen valores diferentes.
El operador utilizado, segn esquema en la figura 23, comprende dos registros A y B para los operandos y un
sumador de m + 1 bits que ejecuta las sustracciones por complementacin previa del segundo operando.
Se emplea, de una parte, para comparar los exponentes por sustraccin, cuyo resultado va a un registro CD
montado como contador-descontador binario con bit de desbordamiento, y de otra parte, para las operaciones con
signo y mantisa, cuyo resultado va a un registro RD montado como registro de desplazamiento a derecha e
izquierda con bit de desbordamiento. (En general, se utiliza el sumador de la unidad aritmtica fija, al que se
aade eventualmente un sumador de exponentes)
La operacin se divide en varias fases (fig. 24):
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(1) Comparacin de los exponentes:

Se resta EB de EA sumando a EA EB complementado y el resultado va a CD.
Si el resultado es nulo, las dos mantisas estn correctamente alineadas y se pasa inmediatamente a la
fase de suma o sustraccin de las mantisas.
Si no, el contenido de CD permitir contar los desplazamientos necesarios para alinear a las mantisas.
(2) Alineamiento de las mantisas.
Esta operacin se realiza sobre el operando cuyo exponente es menor.
Si EA < EB, el resultado de la sustraccin de los exponentes es negativo, y se caracteriza por el valor 1
del bit de desbordamiento.
El complemento del contenido de CD indica el nmero de desplazamientos por efectuar.
CD se usar entonces en funciones de contador, y los desplazamientos se sucedern hasta un nuevo
desbordamiento. El desplazamiento de la mantisa se efecta en RD; entonces se enva los contenidos de
SA y MA, yuxtapuestos a RD y se opera por desplazamiento aritmtico hacia la derecha (lo que permite
reproducir el signo en los bits no significativos y por tanto conservar la representacin complementada).
En el caso EA > EB, el desplazamiento aritmtico a la derecha afecta a SB y MB, pero en esta ocasin el
registro CD se emplea como descontador, detenindose los desplazamientos cuando CD = 0 (ntese que,
despus de todo, pueden detenerse al cabo del m-simo desplazamiento, ya que a partir de entonces la
mantisa pierde todo su significado).
Esta fase finaliza preservando el mayor exponente en CD y devolviendo la mantisa contenida en RD al
registro A o B que corresponda.
(3) Suma-sustraccin de las mantisas.
Estas operaciones se ejecutan sobre el conjunto formado por el signo y mantisa, yuxtapuestos.
La sustraccin se obtiene sumando a SA MA el complemento autntico de SB MB.
El resultado a RD, tomando en cuenta el signo y un eventual desbordamiento.
Las operaciones de normalizacin se llevan a efecto mediante desplazamientos sobre el registro RD, que contiene
el signo y la mantisa del resultado, y sobre el registro CD, que contiene el exponente.
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(4) Normalizacin en el caso de desbordamiento.

Consiste en desplazar la mantisa del resultado una posicin a la derecha, siendo sustituido el bit de mayor
peso por el de desbordamiento.
El signo queda inalterado.
El contenido del registro CD se ve aumentado en una unidad.
(5) Normalizacin en el caso que la mantisa del resultado contenga dgitos no significativos a su izquierda.
Esta eventualidad es detectable haciendo un test sobre el signo y el dgito de mayor peso de la mantisa.
Si son distintos, el nmero ya estaba normalizado.
Si no, es preciso realizar desplazamientos aritmticos de la mantisa hacia la izquierda hasta que sean
distintos. A cada desplazamiento se resta una unidad del contenido de CD.
El proceso se detiene incondicionalmente al cabo de m desplazamientos.
Multiplicacin y divisin en coma flotante
Se puede observar que la multiplicacin flotante es reducible a la multiplicacin de las mantisas y a la suma de los
exponentes, en tanto que la divisin se reduce a la divisin de las mantisas y a la sustraccin de los exponentes.
No hay operacin preliminar de comparacin de exponentes o de alineamiento de las mantisas.
La normalizacin es sencilla si se compara con la suma.
La multiplicacin de dos nmeros comprendidos entre 1/2 y 1 da un resultado entre 1/4 y 1 de tal suerte que la
normalizacin supondr, como mximo, un desplazamiento de una posic in a la izquierda.
La divisin dar un resultado entre 2 y 1/2, de forma que su normalizacin implicar, como mximo, un
desplazamiento de una posicin a la derecha.
Se ejecutan estas operaciones sobre las mantisas representadas en valor absoluto.
OPERACION DE MULTIPLICACION
La multiplicacin se suele realizar utilizando un sumador-restador y un algoritmo adecuado.
Solamente los computadores muy potentes disponen de operadores especficos de multiplicacin.
Se estudian los principales algoritmos empleados para realizar productos.
Algoritmo de suma desplazamiento
Su fundamento se basa en el mtodo manual de la multiplicacin.
Ejemplo:
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El mtodo empleado para realizar una multiplicacin es el siguiente:

a) Se van inspeccionando, sucesivamente, los bits de B (multiplicador).
b) Si bi = 1, se suma al resultado el operando A (multiplicando), desplazado (i 1) lugares a la izquierda.
c) Si bi = 0, nada se hace.
Consideremos el siguiente ejemplo numrico:
Los productos parciales son iguales al multiplicando si el bit correspondiente del multiplicador es 1, nulos en caso
contrario.
Una primera operacin consiste, entonces, en verificar sucesivamente cada bit del multiplicador, de donde se
deducen los productos parciales que, convenientemente desplazados, se totalizan en un acumulador.
Ntese que si multiplicador y multiplicando tienen n bits cada uno, el acumulador necesario deber poseer
capacidad para 2n bits; por consiguiente, el resultado se obtiene en doble longitud.
La unidad aritmtica capaz de realizar una multiplicacin debe estar dotada de un anejo al acumulador,
generalmente llamado Multiplicador-Cociente", abreviadamente M.C., porque contiene el multiplicador en el caso
de la multiplicacin, el cociente en el caso de la divisin.
La figura representa la unidad tradicional de multiplicacin.
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La ALU
La operacin se inicializa de la manera siguiente:

(1) carga del multiplicador en el acumulador;
(2) desplazamiento a derecha del contenido del conjunto formado por el acumulador y el registro M.C., cuyo
resultado es poner 0 en el acumulador y el multiplicador en M.C.;
(3) carga del multiplicando en B (que, eventualmente, pudiera ser sustituido por el registro M de intercambio
con la memoria),
A continuacin se ejecuta la operacin siguiendo las lneas marcadas por el organigrama de principio de la figura:
Al final de la operacin, el resultado de la multiplicacin ocupa en doble longitud el conjunto acumulador + MC.
Los multiplicadores reales, en lugar de desplazar A hacia la izquierda, desplazan el resultado parcial a la derecha.
n
Es decir, se comienza desplazando el resultado parcial totalmente a la izquierda (multiplicado por 2 ).

Por cada bit de B cuyo valor bi = 1, se desplaza a la derecha el resultado y se suma A.
n
Con estos desplazamientos se elimina el producto por 2 al dividir n veces por 2 (desplazamientos a la derecha).
Ejemplo
Se hace referencia al diagrama del multiplicador en el que A y B contienen el multiplicando y el multiplicador y los
registros R1 y R2, encadenados, acabarn conteniendo el producto.
En la figura se muestran los distintos contenidos de los registros del multiplicador, partiendo de que se desea
multiplicar 101011 por 001011.
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Algoritmo de sumas y restas

Un nmero binario que contenga una sola cadena de unos puede descomponerse as:
Ejemplo:
Descomponer el nmero 011100.

Por tanto, se verifica que 011100 = 100000 - 100.
Un nmero con varias cadenas de unos puede descomponerse basndose en esta regla.
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Ejemplo:
La ALU
Descomponer el nmero 0110111.
Cuando se encuentra un principio de cadena de unos, al observar el nmero de derecha a izquierda, se resta 2
siendo i la posicin que ocupa el primer uno y se suma 2
unos.
i 1
i 1
cuando se encuentra un cero tras una cadena de
Descomponiendo de esta manera un operando del producto, si ste tiene cadenas largas de unos, se realizan
menos operaciones para realizar la multiplicacin.
En efecto, segn el mtodo anterior:
hay que realizar 6 sumas.
Sin embargo, descomponiendo B:

hay que realizar 4 sumas/restas.
En la figura se muestra el organigrama de un multiplicador que siga el mtodo expuesto, usando los mismos
registros que el multiplicador de suma desplazamiento.
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El principal inters de este mtodo es que ofrece la base del algoritmo de Booth.
Algoritmo de Booth
Este mtodo permite multiplicar nmeros con signo, expresados en complemento a dos.
Considrese una multiplicacin de dos nmeros en complemento a dos, sin tener en cuenta el signo.
Si el multiplicando A es negativo, no hay problemas puesto que las sumas se realizan en complemento.
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Si el multiplicador es negativo, el resultado del producto ser:
2n
Por lo tanto, para corregir el producto se prescinde del bit de acarreo 2 y se suma A * 2 .
Los nmeros negativos tienen un 1 en su bit de ms peso. Consecuentemente, si en el algoritmo de sumas y
n
restas se eliminan los ltimos bloques, queda ya descontado A * 2 .

En resumen, este mtodo es equivalente al anterior eliminando los bloques enmarcados en lneas de punto y raya
del diagrama y prescindiendo del bit de acarreo.
Multiplicador rpido
Este multiplicador genera a la vez todos los sumandos que se forman cuando el producto se halla manualmente y
los suma directamente, aadiendo el acarreo a la columna siguiente.
Debido a la accin de las puertas AND, cuando bi = 0 = 0, el sumando es 00...00, y si bi = 1 , el sumando es
a n ,..., a1 .
Dos vas principales permiten aumentar, por medios lgicos, la velocidad de la multiplicacin.
(1) Basndose en la tcnica tradicional de suma-desplazamiento y disminuyendo el nmero de operaciones
parciales sucesivas.
(2) Realizando un operador celular para una multiplicacin casi paralela.
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Mejora de la tcnica de suma-desplazamiento.

Pueden aportarse modificaciones a la tcnica descrita.
Entre las diversas soluciones propuestas, escogemos una que se refiere a la condensacin de operaciones por
realizar cuando se tiene una sucesin de 0 o una sucesin de 1. Por consiguiente, se presupone que pueda
verificarse el nmero de 0 (o de 1) sucesivos.
Caso de una sucesin de 0.
La mejora consiste en dotar al acumulador de circuitos para el desplazamiento de varias posiciones en una sola
operacin. En estas condiciones, la sucesin de 0 ser tratada por un solo desplazamiento.
Caso de una sucesin de 1.
Se emplea el mtodo llamado de "suma y sustraccin". En el esquema tradicional una serie de 1 contiguos da
lugar a una serie de adiciones, cada una seguida de un desplazamiento.
El mtodo consiste en sustituir esta serie de adiciones por una adicin y una sustraccin.
Vemoslo sobre un ejemplo; sea la operacin; Multiplicando x 0 1111100; esta operacin implica 5 adiciones, pero
el multiplicador puede tambin escribirse: 10000000-00000100; de donde se deducen las reglas de la operacin
para el caso de presentarse una serie de 1:
(1) Al primer 1 de la serie, se resta el multiplicando del contenido del acumulador.
(2) Al primer 0 despus de la serie de 1, se suma el multiplicando con el contenido del acumulador, tras haber
ordenado un desplazamiento de tantas posiciones corno 1 hay en la serio.
Este esquema puede llevarse an ms lejos.
Por ejemplo, si se tiene un cero entre dos series de 1, ello conduce normalmente a una suma para tomar en
cuenta al 0 y a una sustraccin para el siguiente 1. De hecho, es posible agrupar estas dos operaciones en una
sola sustraccin al nivel del 0.
Multiplicacin celular en paralelo.
En el mtodo de suma-desplazamiento, eventualmente mejorado, la multiplicacin consiste en hacer un
determinado nmero de operaciones sucesivas, cada una de las cuales debe concluirse antes de pasar a la
siguiente.
Pero es factible un circuito combinacional con dos entradas (el multiplicando y el multiplicador) que d el resultado
a la salida en una sola operacin.
La red celular de la figura 13 realiza la multiplicacin:
Esta operacin es ejecutada en paralelo.

La seal EAC que, por lo dems, no es necesaria aqu, muestrea los niveles a la entrada del registro A.
Si se exceptan la fila y la columna 0, la clula est constituida por una puerta AND y una etapa de sumador.
Fijemos nuestra atencin en la clula correspondiente a la fila i y a la columna j.
La puerta AND est cerrada si el bit Xi del multiplicador vale 0: el sumador se limita a transmitir a la fila inferior el
resultado parcial precedentemente obtenido, desplazndolo una posicin.
En caso contrario, la puerta se abre: el sumador adiciona el nuevo producto parcial Yj al resultado parcial obtenido
en la fila superior, despus practica el desplazamiento de una posicin transmitindolo a la fila inferior.
Esta solucin, mucho ms cara que la anterior, puesto que se multiplica por n el nmero de etapas de sumador,
ofrece la ventaja de ser muy rpida: aproximadamente el doble del tiempo de una suma de n dgitos, ya que un
arrastre atraviesa como mximo 2n + 1 etapas de sumador.
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OPERACION DE DIVISION POR SUSTRACCION-DESPLAZAMIENTO

Al igual que con la multiplicacin, los computadores convencionales utilizan para realizar esta operacin un
sumador-restador y un algoritmo adecuado.
Divisin con restauracin sin signo
Se ofrece un ejemplo para recordar la mecnica con la que se efecta manualmente una divisin.
En la multiplicacin, los productos parciales eran iguales al multiplicando o nulos, segn que el correspondiente bit
del multiplicador valiera 1 0. Se iban totalizando despus de desplazar una posicin hacia la izquierda a cada
producto parcial en relacin con el anterior.
En la divisin, se resta del dividendo el divisor o cero, segn que el correspondiente bit del cociente valga 1 0.
Se recomienza despus de practicar un desplazamiento a la derecha del divisor en relacin con el dividendo.
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Ejemplos:
Mentalmente se comprueba si el dividendo o dividendo parcial "cabe" entre el divisor.

Si "cabe", ponemos un "1" al cociente y si no, ponemos un "0" y desplazamos un lugar a la izquierda al dividendo
o dividendo parcial.
Si "cabe" (cociente = 1), al dividendo o dividendo parcial se le resta el divisor desplazado a la izquierda totalmente,
obtenindose otro dividendo parcial.
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Para comprobar si "cabe", en un principio hay que desplazar dividendo y divisor en sus registros, de forma que el
bit ms significativo de cada uno coincida en la misma posicin.
Tras hacer la diferencia entre Dividendo (D) y divisor (d) y obtener el nuevo Dividendo parcial D, entonces:
Si el resultado es positivo, significa que ha "cabido" y se introduce un 1 al cociente (C), aprovechando el
bit de signos S, al mismo tiempo que se desplaza a la izquierda.
Si la resta es negativa, el contenido de D es incorrecto (negativo) y para restituir su valor originario se
suma D + d.
Cuando el bit de ms peso del cociente vale 1, se acaba la divisin.
Por tanto, multiplicacin y divisin son operaciones muy semejantes.
Basta cambiar sumas en sustracciones e invertir el sentido de los desplazamientos.
Sin embargo, en la divisin aparece una dificultad complementaria: es necesario aadir a cada etapa una
operacin de comparacin entre los bits de mayor peso de dividendo y divisor a fin de determinar el bit
correspondiente del cociente.
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Para efectuar una divisin tomaremos de nuevo la unidad aritmtica utilizada con la multiplicacin (casi siempre es
comn la unidad para ambas operaciones) pero transformaremos el sumador en sustractor, invertiremos el
sentido del desplazamiento y aadiremos el dispositivo de comparacin.
Generalmente la operacin se inicializa de la manera siguiente:

1. Carga del dividendo en el acumulador
2. Desplazamiento a derechas del contenido del conjunto acumulador + M.C., con objeto de poner a cero el
acumulador y cargar el dividendo en el M.C.
3. Carga del divisor en B.
La operacin comenzar por un desplazamiento a izquierda del conjunto acumulador + M.C., lo que tiene por
consecuencia poner el bit de mayor peso del dividendo en Ao y liberar el biestable MCo.
Se compara el contenido del acumulador con el contenido del registro B.
Si (AC) < (B) se pone NICO a cero sin tocar al acumulador,

si (AC) >= (B) se resta del acumulador el divisor, se pone MCO a 1.
Al final de la operacin, el registro multiplicador cociente alberga al cociente y el resto aparece en el acumulador.
Por lo mismo que hemos obtenido en la multiplicacin un resultado en doble longitud, puede presuponerse aqu un
dividendo de doble longitud.
Basta cargar al principio los bits de mayor peso del dividendo en el acumulador, y los bits inferiores al M.C.
En estas condiciones, se corre el riesgo de cometer un error si el contenido del acumulador es mayor que el
divisor: el cociente excedera entonces a la capacidad del M.C. y se perderan sus bits de mayor peso.
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Se evita este error comparando inicialmente los contenidos de acumulador y registro B.

A este nivel es cuando pueden detectarse las divisiones por cero.
Tambin puede convenirse en no dividir ms que por nmeros enmarcados a izquierda, de manera que siempre el
bit de mayor peso del divisor sea 1. (Este ser el caso en la divisin de nmeros flotantes).
Divisin con y sin restauracin
En el pargrafo precedente hemos dado por supuesto que contbamos con un dispositivo para comparar
directamente los valores numricos de los contenidos del acumulador y del registro B.
En realidad, casi nunca se cuenta con l por razones de precio, por lo que puede hacerse la comparacin
intentando restar el divisor del dividendo y comprobando el signo de] resultado.
Este es, adems, el procedimiento que emplearnos cuando nos vemos obligados (desgraciadamente) a operar
una divisin sin mquina ni regla de clculo.
Pero, al contrario de lo que sucede sobre el papel, la unidad aritmtica pierde el antiguo valor del dividendo
cuando el intento no surte efecto. En tal caso, es necesario restaurarlo, aadiendo el divisor al dividendo antes de
hacer un nuevo intento, de ah el algoritmo de la divisin con restauracin.
La divisin sin restauracin corresponde a un algoritmo que permite ahorrar la fase de restauracin despus de
una sustraccin con resultado negativo, lo que supone una ganancia de tiempo.
Sea
el contenido del acumulador y
Esta consiste en hacer
el divisor antes de la fase de restauracin.
sistemticamente seguida de una sustraccin del divisor desplazado (que vale
/2) y el resultado es ( + ) 2 = + 2
Se ve que es posible combinar la restauracin y la sustraccin que la sigue en una sola operacin: la suma del
divisor desplazado.
Dicho en otros trminos, un intento dando resto positivo ir seguido, al paso siguiente, de la sustraccin del divisor
desplazado, mientras que un intento resultando en resto negativo deber seguirse de la suma del divisor
desplazado.
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Divisin sin restauracin sin signo

Segn los pasos del mtodo anterior:
Inicialmente: D = DPi (dividendo parcial).
Se resta el divisor: D = DPi - B.
Si D < 0 D = (DPi - B) + B.
Se desplaza: D = [(DPI - B + B) * 2] - B = (DPi - B) * 2 + B.
Al mismo estado se llega con este otro proceso:
Inicialmente: D = DPi.
Se resta el divisor: D = (DPi B) * 2.
Se suma el divisor por haber sido negativo D en el paso anterior: (DPi - B) * 2 + B
El organigrama operativo de este procedimiento se muestra en la figura.
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Divisin con signo

Este algoritmo realiza la divisin con operandos con signo.
No se demuestra su validez, pero deriva
del mtodo de divisin sin restauracin y
en la figura se presenta el organigrama
funcional.
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Capitulo 2.4.- OPERACIONES DECIMALES

Primeramente recordemos que las cifras decimales, de 0 a 9, se codifican generalmente con cuatro dgitos
binarios, segn varios cdigos diferentes: 8.4.2.1, 2.4.2.1, en exceso de 3, etc.
Por tanto los nmeros decimales quedan organizados en grupos de dcadas de cuatro bits.
Las operaciones, que en aritmtica binaria se efectuaban bit a bit, se realizarn aqu dcada a dcada.
Para efectuar una operacin decimal elemental con dos cifras decimales se deseara efectuar la operacin binaria
correspondiente con sus dos representaciones binarias. Pero el problema de base de toda la aritmtica decimal es
que el resultado obtenido no siempre es una cifra decimal: se precisa corregirlo.
Vamos a mostrar sobre ejemplos sencillos cmo puede resolverse este problema.
El contador decimal.
Consideremos una dcada de un contador decimal trabajando en la representacin 8.4.2.1.
Se quiere que esta dcada cuente los impulsos que le lleguen por la entrada desde 0 hasta 910 es decir 10012 .
El siguiente impulso deber devolver el contenido de la dcada a cero y generar un impulso de arrastre hacia la
prxima dcada.
Se observa en la figura que el problema puede resolverse cableando la dcada como un contador binario y
aadiendo algunas puertas para tomar en cuenta el paso de 9 a 10.
El sumador decimal en paralelo

Vamos a revisar los problemas planteados en la realizacin de un sumador decimal, suponiendo que los nmeros
estn representados en cdigo 8421.
El sumador decimal procesa una dcada.
Admite a la entrada dos cifras decimales codificadas en binario, A y B, con 4 bits y un arrastre R' proveniente de la
dcada anterior. A la salida, la suma S en decimal codificado en binario con 4 bits y un arrastre R con destino a la
siguiente dcada.
La idea de base consiste en comparar el resultado obtenido a la salida del sumador con el resultado que se
obtendra si se hubiera utilizado directamente un sumador binario.
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Inmediatamente se deduce que los resultados obtenidos son idnticos si la suma de las dos cifras es inferior a 9,
que difieren en 6 en caso contrario y que el dgito de menor peso So es siempre correcto.
De ello se deduce que el sumador decimal puede constar de dos partes:
un sumador binario en paralelo sobre 4 dgitos y
un circuito complementario para la correccin sobre los tres dgitos de mayor peso, si la suma de las dos
cifras supera al 9 (fig. 20).
Este circuito complementario se compone a su vez de dos elementos:
1. Un circuito de deteccin, que detecta las operaciones cuyo resultado es superior a 9.
El criterio de deteccin es evidente cuando el resultado es superior o igual a 16: basta verificar el arrastre
p. Si el resultado queda comprendido entre 10 y 15, ambos inclusive, esto es lo mismo que decir que se
deber corregir si la expresin lgica 3 * ( 2 + 1 ) es cierta (fig. 21).
2. Una etapa de correccin, reducida aqu a un sumador binario auxiliar, puesto que, en todos los casos en
que el resultado supera a 9, es preciso aadir 610 , o sea 0110 2 a la salida del sumador binario.
Se deduce como consecuencia el esquema de la figura 21.
Los operadores de suma decimal trabajan frecuentemente en paralelo con los bits de una dcada y en serie con
las diferentes dcadas.
Por ello, es necesario al circuito de suma decimal un dispositivo de almacenamiento del arrastre (fig22).
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Capitulo 2.5.- UNIDADES LOGICO ARITMETICAS INTEGRADAS

Se presentan algunos ejemplos de circuitos integrados comerciales destinados a implementar la Unidad Aritmtica
y que son capaces de realizar varias operaciones.
Unidad lgico aritmtica 74181

El circuito integrado 74181 es un operador combinacional de 4 bits, que permite la realizacin de 16 operaciones
lgicas y 16 aritmticas.
Su diseo est basado en un sumador de 4 + 4 bits, dotado de generador anticipado de acarreo, al que se le han
aadido una serie de puertas adicionales para realizar el resto de las funciones.
El diagrama de conexionado del 74181 y la nomenclatura que en ella se utiliza tiene el siguiente significado:
A0 - A3: Operando A
B0 - B3: Operando B
F0 - F3: Resultado de la operacin
S0 - S3: Seleccin de operacin
M: Seleccin de operaciones aritmticas (M = 0) o lgicas (M = 1)
Cn: Acarreo
A = B: Activo cuando A = B
P: Propagacin de acarreo
Cn+4: Salida de acarreo
G: Generacin de acarreo
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Tabla con las 32 funciones que puede realizar el 74181.
Los circuitos 74181 se pueden conectar en cascada para construir un operador del ancho de palabra que se
desee.
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Unidad aritmtica Am 29203

Se trata de un circuito integrado que opera con datos de 4 bits, aunque, si se desea operar con palabras de n bits,
basta colocar en cascada n/4 pastillas Am 29202.
Consta de los siguientes elementos:
- Un operador aritmtico-lgico para datos de 4 bits.
- 16 registros de 4 bits a los que se puede acceder por dos puertas.
- Un desplazador, que ejecuta desplazamientos lgicos y aritmticos de una posicin en un registro
especial, Q.
- Detector de resultado cero.
- Lgica de control que decodifica las rdenes recibidas.
Adems de operaciones especiales de ayuda en la implementacin de algoritmos para multiplicacin y divisin,
normalizacin de coma flotante, dispone de 8 funciones lgicas y 5 aritmticas:
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Sistemas de Multiprocesamiento

Parte 1.- TEORA DEL PARALELISMO

Capitulo 2.1.- INTRODUCCION

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Capitulo 2.2.- TIPOS DE OPERADORES

Operadores generales y especializados

Operadores combinacionales y secuenciales

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Operadores paralelo y serie

Operadores MOS y bipolares

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Capitulo 2.3.- LAS OPERACIONES DE LA UNIDAD ARITMETICA Y LOGICA

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donde k indica el nmero de posiciones que se han desplazado.

Es un primer ejemplo de operador secuencial y de su dispositivo de control.

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Las operaciones lgicas ms comunes en los computadores son:

Negacin o inversin lgica ( A)

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si de S se obtiene sumando los bits (ai + bi ) junto al acarreo previo ci 1 .

La tabla de la verdad para este sumador elemental se ofrece en la figura:

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El trmino ( 2 - B) es el complemento a dos de B y se calcula haciendo la negacin lgica de B y sumando una

2 n al resultado es lo mismo que restar 1 al bit s n inexistente, lo que en la prctica se reduce

En la figura se muestra el esquema de un sumador-restador paralelo.

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Suma y resta en binario sin signo

puesto que se "lleva 1 " que no cabe en el resultado.

Suma y resta en complemento a uno

c n 1 al resultado se puede conseguir recirculando dicho bit hasta el acarreo c 1 .

La suma del acarreo final

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Suma y resta en complemento a dos

Al sumar dos nmeros en complemento a dos, se pueden dar cuatro casos:

En este caso el desbordamiento ( c n 1 c n 2 ) ser cero (como debe ser) y

cero, indicando que el resultado es un nmero positivo.

b) Si la suma "no cabe" en el espacio reservado,

c n 2 ser uno y c n 1 ser cero, con lo que el

c n 1 c n 2 = 1 . Se produce desbordamiento, puesto que el resultado sale de

2) Cuando A > 0 y B < 0, siendo A B

c n 1 y c n 2 valdrn siempre 1, quedando la expresin del desbordamiento: c n 1 c n 2 = 0 , como debe

3) Cuando A > 0 y B < 0, siendo A < B

c n 1 y c n 2 valen cero y el desbordamiento c n 1 c n 2 = 0 .

Igual que en el caso anterior, no se puede producir desbordamiento y

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4) Cuando A < 0 y B < 0.

rn 1 = 1 , indicando que el nmero es negativo.

b) Si "no cabe" la suma en el lugar reservado,

c n 2 =0 y c n 1 =1, por lo que se produce

Suma y resta en signo y magnitud

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a n 1 , bn 1 y S / R , segn la tabla de la figura.

2. Cuando no hay llevada y la operacin es resta de un nmero negativo.

En la figura se muestra el diagrama del sumador-restador de signo y magnitud.

De la tabla se ha obtenido CPTO, llamando A =

Sumador rpido de acarreo anticipado

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Si se denomina G a la primera condicin: