UNIVERSIDAD CENTRAL DE VENEZUELA

FACULTAD DE INGENIERA
ESCUELA DE INGENIERA ELCTRICA
UNIDAD DOCENTE DE SISTEMAS DIGITALES
SISTEMAS DIGITALES I

PRCTICA N 2. UNIDAD ARITMTICO LGICA.

OBJETIVOS:
Familiarizar al alumno con el diseo, simulacin e implementacin de sistemas
combinacionales mediante el uso de dispositivos MSI, programacin en Verylog (HDL) y
simulacin. Adems dar a conocer uno de los bloques ms importantes que conforman a un
microprocesador.

PRELABORATORIO:
1) Realice una breve investigacin acerca de Qu es una ALU?, Cul es su
funcionamiento? y Cul es su importancia en un Microprocesador?.
2) El alumno deber realizar el diseo y su respectivo diagrama esquemtico. Adems
deber realizar la simulacin del mismo usando el software PROTEUS (versin 8 o
superior), detallando los componentes msi comerciales a utilizar.
Se requiere el diseo de una ALU de 4 bits, capaz de realizar cuatro operaciones: Suma,
Resta, XOR y comparacin. En la figura se puede observar el diagrama de una ALU bsica.

Figura 1: Diagrama de ALU.

Los datos de entrada sern los registros de 4 bits, A = A3 A2 A1 A0 y B = B3 B2 B1 B0.

AC = AC3 AC2 AC1 AC0, es el registro (4 bits) de salida de la ALU.

C: Acarreo de salida.

El bit 0 pertenece al registro selector OP (De tantos bits como usted considere).
EN= Habilitacin.
La operacin de comparacin funciona de la siguiente forma:
-

Si A < B la salida debe ser AC = 1011.

Si A=B la salida debe ser AC = 1111.
Si A > B La salida debe ser AC= 1010.

El da de la presentacin del prelaboratorio el estudiante deber presentar un reporte

(puede ser un borrador en digital) estructurado de la siguiente manera:
a)
b)
c)
d)
e)
f)
g)

Portada.
Breve investigacin.
Planteamiento del problema.
Su propuesta solucin al diseo. (Clculos, tablas, mtodos, etc).
Simulacin (En Proteus).
Breve anlisis de resultados.
Fuentes, referencias consultadas.

TRABAJO PRCTICO:
1) Realice un programa en verylog que cumpla con los parmetros del diseo. Realice la
simulacin del cdigo usando el ISE, de Xilinx. (versin 11.1 o superior).
REPORTE FINAL:
a) Portada.
b) Prelaboratorio (Realizado en el apartado anterior).
c) Presentacin del cdigo en verylog.
d) Resultados de la simulacin del programa.
e) Anlisis de Resultados.
f) Conclusiones.
g) Recomendaciones (opcional).
h) Fuentes, Referencias consultadas.
FECHAS DE ENTREGA:
1er Avance: Semana 25/07/2016. Entrega Final: 1era semana del reinicio de actividades.

V.U
R.B