INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

INSTALACIONES INDUSTRIALES Y MANTENIMIENTO

AUTOMATISMOS
Sistemas Secuenciales
Introduccin
Son aquellos Sistemas Digitales cuyas salidas no slo dependen de sus entradas en
un momento dado, sino tambin de cmo han evolucionado estas anteriormente. El
Sistema Secuencial tiene que ser capaz de memorizar la mencionada evolucin.
Puede decirse que las salidas de un Sistema Secuencial dependen de ellas mismas y
de las entradas. Este concepto es equivalente al anterior y permite plantear un
esquema general de Sistema Secuencial partiendo de un Sistema Combinacional
realimentado (las entradas a este combinacional estn formadas por variables
independientes y adems por una o ms salidas del mismo). Lo mencionado puede
verse en la figura 1.

Se observa un nuevo tipo de variables llamadas variables internas. El bloque M, indica

un circuito capaz de mantener el estado de sus entradas en su valor, por un cierto
tiempo. El alumno puede deducir que el sistema evolucionar entre distintos estados
internos hasta arribar a un estado estable. Efectivamente, para un valor de las
variables de entrada determinado, las salidas del combinacional adoptarn cierto
estado, como algunas de ellas se realimentan, las salidas del combinacional.
cambiarn nuevamente. Este proceso (llamado evolucin automtica del sistema) se
repetir hasta tanto el valor de las variables internas coincida con el anterior, este es el
estado estable.

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

Si a las variables internas se las deja pasar de izquierda a derecha slo en ciertos
momentos, se obtiene un Sistema Secuencial Sncrono como se muestra en la Fig. 2.

Figura 2
El diseo bsico de estos sistemas consiste en plantear una tabla de verdad en la cual
se tenga en cuenta el concepto tiempo. Ahora una funcin lgica no slo depende de
ciertas variables independientes sino que tambin depende de s misma. Por ejemplo:
p = f(a, b, c,....., p,.....)
Se observa que la funcin, indicada como p, aparece en ambos miembros de la
expresin. Esto, para que no carezca de sentido, debe interpretarse de la siguiente
manera: P (t+1) = f t (a, b, c,...., p,....)
El subndice (t+1) se interpreta como el valor que adoptar p para el conjunto de
valores que tenan las variables de las cuales depende en el instante t.
Dos conceptos tiles
I) Las compuertas lgicas reales se diferencian de las ideales en:
a) Poseen un tiempo de retardo, es decir: la seal lgica tarda un tiempo no nulo para
atravesar la compuerta.
b) Disipan calor.
La caracterstica a) es de especial importancia en los Secuenciales. Efectivamente, en
la figura 1 aparecen unos elementos M necesarios para que el secuencial funcione. Si
estos elementos no estuvieran, una misma lnea lgica debera tener dos estados a la
vez y esto no es posible. Sin embargo en los biestables que veremos en adelante
estos elementos M no aparecen. La razn por la cual funcionan es que estn
construidos con compuertas reales y el retardo propio de las mismas cumple la funcin
de los elementos M.

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

II) En una seal lgica se pueden indicar las siguientes partes:

Fig. 3
Biestables
Como se vio en el problema anterior, los biestables son secuenciales que poseen dos
estados estables, es decir que las variables internas pueden adoptar en este caso dos
estados en los cuales permanecern indefinidamente a menos que cambien las
variables de entrada. Se trata entonces de los secuenciales ms simples ya que
poseen una sola variable interna. Los biestables representan los circuitos base para la
construccin de secuenciales ms complejos y de las memorias estticas.
Poseen dos salidas Q(t) y Q(t).
En operacin normal las salidas de un biestable son siempre complementarias, una
con respecto a la otra, o sea :
Cuando Q(t) esta en alto(1) , Q(t) estar en bajo(0) y cuando Q(t) esta en bajo (0),
Q(t) estar en alto (1).
Los biestables se pueden clasificar de la siguiente manera:
Biestables asncronos
Son aquellos en los cuales las entradas actan directamente sobre el biestable. No
poseen seal de reloj o clock
Biestables sncronos
Estos biestables cuentan con una entrada adicional: La entrada de sincronismo o reloj.
De acuerdo a cmo acta esta seal, los biestables sncronos se dividen en activados
por nivel, maestro esclavo y activados por flancos
BIESTABLES ASINCRONOS
Dentro de la clasificacin de biestables asncronos encontramos:
El biestable S-R y el Biestable J-K.
Biestable S-R
Posee dos entradas S (set) y R (reset), y como todo biestable dos salidas Q(t) y Q(t)
El funcionamiento del biestable S-R es idntico al de la alarma descripta mas arriba
Se puede construir con compuestas NAND o con NOR
Con NOR el circuito es :

Fig. 4

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

El diagrama en bloques es :

Fig. 5
Y sus tablas de la verdad son:
R
0
0
0
0
1
1
1
1

S
0
0
1
1
0
0
1
1

Q(t)
0
1
0
1
0
1
0
1

Q(t+1)
0
1
1
1
0
0
X
X

Tabla de la verdad extendida

R
0
0
1
1

S
0
1
0
1

Q(t+1)
Q(t)
1
0
X

Tabla de la verdad reducida

Como se observa en las tablas de la verdad las dos entradas S y R no pueden estar
simultneamente en 1 , ya que en ese caso el biestable no responde como tal , las
dos salidas Q(t) y Q(t) estarn en el mismo estado.
Biestable J-K
Para solucionar la situacin de que las dos entradas no pueden estar en uno en forma
simultnea se define el biestable J-K.
El biestable J-K es el ms verstil de los biestables bsicos.
Tiene dos entradas llamadas J y K. Si J y K son diferentes, la salida Q(t) toma el valor
de la entrada J. Si las dos entradas valen 0 la salida Q(t) no cambiara.
Si las dos entradas valen 1 la salida Q(t) se complementa.(lo veremos en la tabla de
la verdad). Si las dos entradas se mantienen en 1 , la salida oscila, o sea cambia de
1 a 0 y luego a 1 y as sucesivamente.
El mismo se construye agregndole al biestable S-R en cada entrada una compuerta
AND como muestra la Fig. 6

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

Fig. 6
Su diagrama en bloques ser:

Fig. 7
Sus tablas de la verdad son:
K
0
0
0
0
1
1
1
1

J
0
0
1
1
0
0
1
1

Q(t)
0
1
0
1
0
1
0
1

Q(t+1)
0
1
1
1
0
0
1
0

Tabla de la verdad extendida

K
0
0
1
1

J
0
1
0
1

Q(t+1)
Q(t)
1
0
Q(t)

Tabla de la verdad reducida

BIESTABLES SINCRONOS
La mayor parte de los sistemas digitales complejos operan con un sistema
secuencial sncrono, lo que requiere un reloj maestro que enve seales a todas las
partes del sistema para coordinar la operacin del mismo.
En los biestables sncronos las salidas cambian con las entradas y adems si se les
aplica una seal de reloj. Por tanto, las seales de salida estn controladas por una
seal de sincronismo, validndose cuando es activada esta seal de sincronismo.
Cuando las seales se validan por un estado lgico (nivel alto o bajo) de la seal de
reloj se dice que son activadas por nivel. Cuando se produce las validaciones de las
seales cuando la seal de reloj cambia de estado, se dice que son activadas por
flanco: flanco de subida (cambio de nivel bajo a alto) y flanco de bajada (cambio de
nivel alto a bajo).

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

Biestables Sncronos activados por nivel

Son aquellos biestables en los cuales la tabla de verdad es vlida slo en presencia de
un nivel activo en la entrada de sincronismo. La figura 8 muestra un biestable SR
sncrono por nivel alto. O sea el biestable puede cambiar cuando su entrada de Clock
(CK) esta en estado alto (1)
Se observa que parte de un SR asncrono y se le agrega un circuito de disparo.

S Q
CK
R Q

Esquema con compuertas

Diagrama en bloques
Fig. 8

CK
0
1
1
1
1

R
x
0
0
1
1

S
x
0
1
0
1

Q(t+1)
Q(t)
Q(t)
1
0
X

Tabla de la verdad reducida

La figura siguiente muestra un biestable SR sncrono por nivel bajo. O sea el biestable
puede cambiar cuando su entrada de Clock (CK) esta en estado bajo (0)

S Q
CK
R Q

Esquema con compuertas

Diagrama en bloques
Fig. 9

CK
1
0
0
0
0

R
x
0
0
1
1

S
x
0
1
0
1

Q(t+1)
Q(t)
Q(t)
1
0
X

Tabla de la verdad reducida

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

De igual manera se pueden construir los biestables JK sincronos por nivel alto

CK
K Q

Esquema con compuertas

Diagrama en bloques
Fig.10

CK
0
1
1
1
1

K
x
0
0
1
1

J
x
0
1
0
1

Q(t+1)
Q(t)
Q(t)
1
0
Q(t)

Tabla de la verdad reducida

Biestables JK sincronos por nivel bajo

CK
K Q
Esquema con compuertas

Diagrama en bloques
Fig. 11

CK
1
0
0
0
0

K
x
0
0
1
1

J
x
0
1
0
1

Q(t+1)
Q(t)
Q(t)
1
0
Q(t)

Tabla de la verdad reducida

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

Biestables sincronos activados por flancos

En estos biestables las entradas actan slo en presencia de un flanco (de subida o
bajada) en la entrada de sincronismo. La tabla de verdad ser vlida slo en esos
instantes.
Una forma de obtener un biestable que responda a flancos es agregarle a un biestable
que responde por nivel un detector de flanco en su entrada de clock
Detector de flanco ascendente

CK
t
CK
t
CK (F)
t

Detector de flanco descendente

CK
CK
CK (f)

Biestable SR sincrono por flanco ascendente

CK
0
1
1
1
1

R
x
0
0
1
1

S
x
0
1
0
1

Q(t+1)
Q(t)
Q(t)
1
0
X

S Q
CK
R Q

Nota : En la columna de CK el 0 (cero) significa que no hay flanco ascendente, y el

1(uno) que si hay flanco ascendente
Los biestables J-K tambin pueden ser activos por flanco ascendente o descendente
Los smbolos de los biestables S-R y J-K sincronos son:
J

CK

CK

K Q

K Q

Activo por nivel alto

Activo por nivel bajo

S Q

S Q

CK

CK

R Q

R Q

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

Activo por flanco ascendente

GOBIERNODEMENDOZA

Activo por flanco descendente

Biestables sncronos maestro esclavo

Pseudo (falso) activo por flanco descendente
Estn formados por dos biestables activados por nivel. La fig. siguiente muestra un
biestable J-K maestro esclavo.

CK

CK

K Q

K Q

Se observa que mientras Ck = 1, se encuentra funcionando el primer biestable

(maestro), en el momento que Ck = 0, la informacin del maestro pasa al esclavo. Este
biestable acta como si estuviera activado en el flanco de bajada de la seal de
sincronismo, no obstante se diferencia de los activados por flancos en el hecho que las
entradas actan sobre el maestro durante el tiempo que Ck = 1.
Este biestable funciona como si fuera un nico biestable activado por flanco de
bajada.
Biestable D
En el biestable tipo D, la salida copia a la entrada cuando aparece una seal de
sincronismo valida en su entrada de clock.
El nombre de proviene de dato. Se lo puede considerar como una celda bsica de
memoria. Se lo puede construir con un SR uniendo su entrada S con la R por medio
de un inversor y pasndose a llamar D la entrada S , o con un JK uniendo la entrada
J con la K por medio de un inversor y en este caso J pasa a llamarse D.
En ambos casos los biestables son sincronos.
Su tabla de la verdad es :
CK Q(t+1)
0
1

Q(t)
D

Recordar que en la columna de CK el cero equivale a ausencia de flanco y el uno a

presencia de un flanco
Su diagrama en bloques es :
D Q
CK
Q

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

Biestables T o toogle (conmutacin). No estn disponibles comercialmente. Se

obtienen a partir de un biestable JK haciendo J=K=1 y la entrada de CK pasa a ser T.
El biestable T cambia su salida con cada pulso presente en su entrada de clock ( T ).
Genera una salida igual a la mitad de la frecuencia de la seal de entrada presente en
T. Se utiliza en la construccin de contadores binarios, y divisores de frecuencia entre
otras aplicaciones.
Su tabla de la verdad y diagrama en bloques son:
Q
T
Q(t+1)
T
0
Q(t)
Q
1
Q(t)
Contador Binario Asincrono Ascendente

Es un contador, porque cuenta los pulsos que ingresan por su entrada de clock.
Es binario, porque cuenta en cdigo binario.
Es asncrono, porque los pulsos a contar llegan solo al primer biestable.
Es ascendente porque la cuenta la lleva en forma ascendente: 0,1,2,3.13,14,15,0,..
Segn al nmero mximo que deseemos alcanzar ser la cantidad de biestables J-K
que se utilizaran. El calculo es N = 2n donde n es el nro. de biestables (bits)
Como se observa todos los biestables tienen sus dos entradas J y K conectadas a 1,
de esta manera cuando ingresa un pulso por su entrada de clock (CK) su salida se
complementa. Hay que tener en cuenta que la salida Q(t) del primer biestable es
adems la entrada de CK del que le sigue y as sucesivamente.
Su diagrama de tiempos ser :

10

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

CK
t

Q0

Q1

Q2

t
Q3

Y su tabla de la verdad ser :

N
Pulsos
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Q3(t)

Q2(t)

Q1(t)

Q0(t)

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Registro de Desplazamiento de 4 bits.

Entrada : Serie
Salida : Serie/Paralelo

11

INSTITUTOTECNOLGICOUNIVERSITARIO

UNIVERSIDADNACIONALDECUYO

GOBIERNODEMENDOZA

En este caso la entrada de clock es la misma para todos los biestables, por lo que este
sistema es sincrono.
Los biestables J-K estan conectados como si fueran biestables tipo D.
Por la entrada del primer biestable se ingresa el dato en serie y se proporciona un
pulso de clock por cada bit que forma el dato. De esta forma el mismo se va
desplazando de biestable en biestable hasta llegar al ultimo.
La cantidad de pulsos dependera de la cantidad de biestables (bits) que poseea el
registro.
Diagrama de tiempos.
CK
Dato

t
Q0
t
Q1
t
Q2
Q3

12