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1. INTRODUCCIN
En la siguiente figura se representa el diagrama de bloques de un circuito
secuencial.
Entradas
Circuito
Combinacional
Salidas
Elementos
de
memoria
>1
2. BIESTABLES
2.1 Biestable SR realizado con puertas NOR
La siguiente figura muestra la estructura del biestable SR-NOR
S
>1
q1
>1
q2
Q1 = (S+q2) = S+q2
Q2 = (R+q1)= R+q1
Si representamos estas expresiones en un K-mapa, obtenemos lo siguiente
SR
q1 q2
00 01 11 10
00 11 10 00 01
01 01 00 00 01
11 00 00 00 00
10 10 10 00 00
Q1 Q2
t1
t2
t3
t4
t5
t6
q1
q2
tp
2tp
2tp
tp
tp
tp
tp
SR
q1 q2
00 01 11 10
00 11 10 00 01
01 01 00 00 01
11 00 00 00 00
10 10 10 00 00
Q1 Q2
SR
q1 q2 00 01 11 10
00 11 10 00 01
SR
q
00 01 11 10
0 0 0 -- 1
01 01 00 00 01
11 00 00 00 00
1 1
10 10 10 00 00
--
Q1 Q2
q'
>1
&
q1
>1
q2
&
a)
S
q2
b)
S'
&
q1
&
q1
&
q2
&
R'
c)
q1
q2
d)
S'R'
q
00 01 11 10
0
0 -1
0
1
--
Q
TEMA 7:Anlisis y diseo de circuitos secuenciales
S
R
&
&
q'
SR-NOR
clk
Hay dos tipos de biestables disparados por nivel. Aquellos que son disparados
por nivel alto y los que lo son por nivel bajo.
Un diseo alternativo del biestable disparado por nivel es el que se muestra en
la siguiente figura, el cual ha sido construido a partir del SR-NAND.
&
S'
&
R'
q'
SR-NAND
SR-NAND
clk
q'
q'
clk
a)
2.3.2 Biestable Master-Slave (Amo-Esclavo)
TEMA 7:Anlisis y diseo de circuitos secuenciales
clk
b)
7
SM
qM
SS
Master
RM
q'M
t3
t4
qS
Slav e
RS
q'S
clk
clk
t1
t2
t5
t6
t7
t8
R
qM
q'M
qS
q'
q'
clk
a)
TEMA 7:Anlisis y diseo de circuitos secuenciales
clk
b)
8
q'
q'
clk
clk
a)
b)
clk
t1
t2
t3
t4
BIESTABLE JK
Es similar al biestable SR, pero tiene la ventaja de que la entrada JK=11 no est
prohibida. (La entrada J es similar a la S y la K a la R)
q'
JK
00 01 11 10
0 0 0 1 1
1 1
0
Q
JK
00
01
10
11
Q
q
0
1
q'
10
BIESTABLE T
Es igual al JK cuando unimos sus dos entradas
T
q
q
T
q'
0
0
1
1
T Q
0 q
1 q'
BIESTABLE D
D
q
q
D
q'
0
0
1
1
D Q
0 0
1 1
J
C.C.
K
q'
Biestble JK
TEMA 7:Anlisis y diseo de circuitos secuenciales
11
SR
q
00 01 11 10
0 0 0 -- 1
1 1
--
SR
0x
10
01
x0
q->Q
0->0
0->1
1->0
1->1
JK
q
00 01 11 10
0 0x 0x 10 10
1 x0 01 01 x0
SR
Las expresiones para S y R son
S= Jq
R=Kq
Y el cicuito es
12
q
C.C.
q'
Biestble SR
T
q
0
0 0
1
1
1 1
T
0
1
1
0
q->Q
0->0
0->1
1->0
1->1
SR
q
00 01 11 10
0 0
0
-- 1
1
--
T= Rq +Sq
13
Pr
Cl
q
T
q'
clk
Cl
t1
t2
t3
t4
t5
t6
t7
Pr
q A
14
a) Todos los biestables son del tipo disparado por flanco y todos son o de
subida o de bajada
b) Todos los biestables reciben la misma seal de reloj
Con esto conseguimos que todos los elementos de memoria de la mquina
secuencial cambien simultneamente. Aqu aparece el concepto de Estado de
una mquina secuencial.
Entradas
biestables Biestables
C.C.
Salidas
q1,q2,..
C.C.
z1,z2,...
x1,x2,..
Entradas
Moore
15
x1,x2,..
Entradas
Salidas
Circuito
Combinacional
Entradas
biestables
q1,q2,..
z1,z2,...
Elementos
de
memoria
Mealy
3.3.
16
Nombre
de
estado
Mealy
Nombre
de
estado
-----------Salidas
Entradas
Moore
Ejemplo
Analiza el circuito de la siguiente figura
x
1
a) Ecuaciones de salida
Z = x q1 q2
Ecuaciones de excitacin
S1 = x q2
R1 = x q2
TEMA 7:Anlisis y diseo de circuitos secuenciales
17
S2 = x q1
R2 = x q1
b) Tabla de excitacin. Se representa en un K-mapa las ecuaciones de
excitacin anteriores, procurando colocar en vertical los q de los biestables,
y en horizontal las entradas.
x
0
q1 q2
00 00 00
1
10 01
01 01 00
00 01
11 01 10
00 00
10 00 10
10 00
S 1R 1 | S 2 R 2
Tabla de salida. Se representa la ecuacin de salida en un K-mapa siguiendo los
criterios de la tabla de excitacin
x
q1 q2
00
01
11
10
c) Tabla de transicin.
0 1
q1 q2
00 00 10
01 01 00
11 01 11
10 11 10
Q1 Q2
18
d) Tabla de estados/salidas.
x
S
A,0 C,0
B,0 A,1
B,0 D,0
D,0 C,0
NS, z
e) Diagrama de estados. Este punto es opcional. Simplemente se translada la
tabla de estados a una representacin grfica.
0/0
B
0/0
1/1
0/0
A
D
1/0
1/0
0/0
C
1/0
19
4. SNTESIS
SNCRONOS
DISEO
DE
CIRCUITOS
SECUENCIALES
Especificacion funcional
1 Diagrama de estados
2 Tabla de Estados/Salida
3 Tabla de Transicion/Salida
Tabla de Excitacion/Salida
5 Ecuaciones de Salida/Excitacion
6 Circuito
Ejemplo 1
Se pide disear un circuito secuencial sncrono que genere peridicamente la
secuencia 0,1,1,1
PASO 1
PASO 2
S
A
NS
TEMA 7:Anlisis y diseo de circuitos secuenciales
Z
20
PASO 3
q1 q2
00 01
01 10
11 00
10 11
Q1 Q2
PASO 4
q1 q2
JK
0x
1x
x1
x0
q->Q
0->0
0->1
1->0
1->1
00 0X 1X
01 1X X1
11 X1 X1
10 X0 1X
J1 K1| J 2 K2
PASO 5
Z= q1 + q2
J1 = q2
K1= q2
J2=1
K2=1
PASO 6
21
Ejemplo 2
Se desea disear un circuito secuencial sncrono que sea capaz de detectar la
secuencia de entrada 1,1,1.
2.a) Como autmata de Moore.
Estado A: estado inicial donde se espera la recepcin del primer 1 por la entrada
X. Este estado memoriza que no se ha recibido ningn 1 y en l se genera
salida Z=0
Estado B: estado que memoriza que se ha recibido un 1 y genera Z=0.
Estado C: Estado que memoriza que ya se han recibido dos 1s consecutivos
por la entrada X y en el que se genera salida 0.
Estado D: estado que memoriza que los tres ltimos bits recibidos son 1. La
salida generada en este estado es 1.
La tabla de estados/salida
S
A
0
A
1
B
NS
22
q1q2
0
00 00
1
01
01 00
10
11 00
11
10 00
11
Q1Q2
00 0x,0x 0x,1x
01 0x,x1 1x,x1
11 x1,x1 x0,x0
10 x1,0x x0,1x
J1K1,J2K2
Z
Y de la tabla de excitacin/salida, las ecuaciones de excitacin y de salida
Z= q1,q2
J1= X q2
K1= X
J2= X
K2= X + q1
23
S
A
0
A
1
B
C,1
NS, Z
24
q1 q2
0
00 00
1
01
01 00
10
11 --
--
10 00
10,1
Q1Q2 ,Z
Si utilizamos biestables de tipo D, la tabla de excitacin/salida quedara:
q1q2
0
00 00
1
01
01 00
10
11 --
--
10 00
10,1
D1D2 ,Z
Y las ecuaciones de excitacin y salida resultantes son:
Z= X q1 q2
D1 = X q1 + X q2
D2 = X q1 q2
25
Estados idnticos
Se dicen que dos estados (p,q) son idnticos (p=q) si cumplen las dos siguientes
condiciones:
a) Los prximos estados de p para cualquier entrada son los mismos que los
prximos estados de q para las mismas entradas. Esto se puede expresar
como NS(p,xi) = NS(q,xi) xi
b) Las salidas de p y q para todas las entradas, son idnticas. Z(p,xi) = Z(q,xi)
xi
Ejemplo 1
S
A
0
B,0
1
C,1
C,0
S
A
0
B,0
1
C,1
A,1
C,0
A,1
D,1
A
C,1
B,0
A
B,1
C,1
B,0
C,0
A,1
B,0
C,1
D,0
C,1
NS, Z
X
0 1
A B,0 C,1
B C,0 A,1
B,1 B,0
C,1
C A
NS, Z
NS, Z
26
Par equivalente
Se dicen que dos estados p,q forman un par equivalente si cumplen las
siguientes condiciones
a) Los prximos estados de p y q para cada entrada forman un par equivalente.
Esto es, NS(p,xi) y NS(q,xi) son equivalentes xi
b) Las salidas de p y q para todas las entradas, son idnticas. Z(p,xi) = Z(q,xi)
xi
Par incompatible
Se dicen que dos estados p,q forman un par incompatible si se cumplen al
menos una de los dos siguientes condiciones
a) Los prximos estados de p y q para alguna entrada forman un par
incompatible. Esto es, NS(p,xi) y NS(q,xi) son incompatibles para alguna
entrada xi
b) Existe alguna entrada para la cual las salidas de p y q son diferentes. Z(p,xi)
Z(q,xi) para alguna xi
Ejemplo 2
X
S
A
0
B,0
1
C,0
D,0
E,0
A
G,0 C,1
E,0
H,0
G,0 A,0
G,1 A,0
D,0 C,0
H,0
F,0
A,0
NS, Z
TEMA 7:Anlisis y diseo de circuitos secuenciales
27
pq
.
ejemplo de simplificacin de pares equivalentes
r
r
pq
a)
r
28
pq
pq
b)
t
q
u
29
rs
rs
pq
30
Si son incompatibles
A
B
C
D
E
Si no son incompatibles
A
B
X=0
C
D-E
A-B
D
E
X=1
S
A
0
B,0
1
C,0
D,0
A
B-D
C-E
E,0
B-G
C-E
D-G
-----
C,1
G,0 E,0
A
B-H
C-F
D-H
E-F
G-H
E-F
H,0
D-G
E-A
----E-A
H-G
F-A
G,0 A,0
G,1 A,0
B-D
-----
---E-C
G-D
E-C
H-D
F-C
G-D
A-C
D,0
C,0
H,0
A,0
B-H
C-A
D-H
E-A
G-H
E-A
----F-A
G-H
------
D-C
H-A
F,0
B-G
C-A
E
F
NS, Z
TEMA 7:Anlisis y diseo de circuitos secuenciales
31
A
B-D
C-E
B-G
C-E
D-G
-----
B-H
C-F
D-H
E-F
G-H
E-F
D-G
E-A
----E-A
H-G
F-A
B-G
C-A
E
F
B-D
-----
---E-C
G-D
E-C
H-D
F-C
G-D
A-C
B-H
C-A
D-H
E-A
G-H
E-A
----F-A
G-H
------
D-C
H-A
A
B-D
C-E
B-G
C-E
D-G
-----
B-H
C-F
D-H
E-F
G-H
E-F
D-G
E-A
----E-A
H-G
F-A
B-G
C-A
E
F
B-D
-----
---E-C
G-D
E-C
H-D
F-C
G-D
A-C
B-H
C-A
D-H
E-A
G-H
E-A
----F-A
G-H
------
D-C
H-A
32
S
A
0
B,0
1
C,0
D,0
S
a
0
b,0
1
a,0
E,0
d,0
a,0
G,0
A
C,1
E,0
h,0
A
C,1
f,0
H,0
F,0
b,1
f,0
G,0
A,0
b,0
a,0
G,1
A,0
D,0
C,0
H,0
A,0
NS, Z
NS, Z
Este mtodo se lista en una serie de reglas que hay que cumplir siguiendo unas
prioridades. Las reglas son las siguientes.
NS, Z
33
Regla 1.b) Hacer adyacentes aquellos estados cuyos prximos estados sean los
mismos (aunque para diferentes columnas) siempre que los pximos estados
sean adyacentes.
X
NS, Z
Regla 1c) Hacer adyacentes aquellos estados que tengan algn prximo estado
comn para algn valor de entrada
X
NS, Z
NS, Z
Regla 3). Hacer adyacentes los estados que tengan la misma salida
TEMA 7:Anlisis y diseo de circuitos secuenciales
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