Subsecretara de Educacin Superior

Direccin General de Educacin Superior Tecnolgica

Instituto Tecnolgico de Lzaro Crdenas

DISEO DIGITAL CON

VHDL
REPORTE DE PRCTICAS
NOMBRE DEL ALUMNO: ALEJANDRO PEREZ
CAMPOS

PRACTICA No. 1
DISEO, SIMULACION Y PRUEBA DE UNA
COMPUERTA AND DE DOS ENTRADAS
GRUPO: 52S
FECHA: 7 DE SEPTIEMBRE DEL 2015

Av. Melchor Ocampo # 2555, Col. Cuarto Sector, C.P. 60950, Cd. Lzaro
Crdenas, Michoacn,
Telfono (753) 53 7 19 77, 53 2 10 40, 53 7 53 91, 53 7 53 92 Direccin Ext.
109 , Fax. 108
e-mail: direccion@itlac.mx Internet: www.itlazarocardenas.edu.mx.

Practica 1

OBJETIVO.
El objetivo de esta prctica es implementar, sintetizar, depurar y simular, una compuerta AND
de dos entradas, en VHDL.

DESARROLLO.
Creacin del programa.
En este reporte se explicara cmo se disea una compuerta AND de dos entradas con VHDL,
usando el programa xilinx 14.7 en el cual se comenzara por abrir dicho programa, una vez
abierto dicho programa se dirigir en la parte superior del programa en la cual presionara la
opcin que dice file una vez presionado se abrir un men, como se muestra en la Figura 1.1

Figura 1.1 Ubicacin del men para crear una nuevo proyecto.

Una vez desplegado dicho men se seleccionara la opcin que dice New Project.. esta
opcin nos abrir una ventana donde se le dar la ubicacin donde se guarda el nuevo proyecto
y el nombre de dicho proyecto como se muestra en la Figura 1.2.

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Practica 1

Figura 1.2. Nombre y ubicacin del nuevo proyecto

A continuacin nos mostrara un men de datos especificaciones que nuestro nuevo proyecto
deber tener para que se pueda emplear en la FPGA que utilizaremos que este caso ser
Sparta3E para no tener problemas de compatibilidad con la FPGA se le asignara los siguientes
datos como se muestra en la Figura 1.3.

Figura 1.3. Especificaciones de propiedades para disear un programa de VHDL.

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Practica 1

Una vez completado la tabla de especificaciones se dar clic en Next enviando la siguiente
ventana que nos mostrara la propiedades que definimos en la Figura 1.3 dicho esto se mostrara
en la Figura 1.4.

Figura 1.4. Ventana de propiedades seleccionadas.

Despus se le dar clic en el botn que dice Finish enviando la siguiente ventana del nuevo
proyecto donde se dar clic derecho mostrando un men de opciones en la cual se elegir la
opcin que dice New Source.. como se muestra en la Figura 1.5.

Figura 1.5. Creacin de un nuevo proyecto en VHDL module.

Alejandro Prez Campos

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Practica 1

Desplegando el siguiente men en el que se elegir la opcin que se encuentra en el men del
costado izquierdo que tiene el nombre de VHDL module una vez elegido se le dar un
nombre y una ubicacin que ya fue definida al inicio cuando se cre un nuevo proyecto el
nombre no necesariamente tiene que ser el mismo que el anterior proyecto es recomendable
darle el mismo nombre como se muestra en la Figura 1.6.

Figura 1.6.Nombre y ubicacin del nuevo proyecto en VHDL module.

Una vez realizado todo lo que se mencion, mostrara una ventana donde se elegir el nmero
de entradas y de salidas asi como el nombre que se le asignara a cada una, en este caso ser una
compuerta AND de dos entradas como se muestra en la Figura 1.7.

Figura 1.7. Men de entradas y salidas.

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Practica 1

Despus se dar clic en el botn que dice Next, mostrando una ventana donde que dice las
entradas y salidas que se eligi, as como el nombre que se le asigno como se muestra en la
Figura 1.8.

Figura 1.8. Especificacion de entradas y salidas.

Realizando todo lo anterior se desplegara la siguiente ventana en la cual ya se intruse el codigo

del programa en este caso sera el codigo para una compuerta AND el cual sera el siguente
s <= (a and b); los que se encuentran en color verde son los comentarios se pueden poner
comentarios en el programa agregando antes de lo que se desea escribir (--) doble guion sin
parentesis y despues lo que se desea escribir, al inicio se puede escribir el nombre de la persona
que esta haciendo el progrema en la parte que dice ingeniero en ingles, una vez escrito el
codigo del programa del cual se desea crear se sintetizara el programa dandole clic el parte
izquierda del programa en la cual nos mostrara si tiene error el programa en dado caso que
tenga error marcara una x y en caso de que no haya ningun error mostrara una palomita
como se muestra en la Figura 1.9.

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Practica 1

Figura 1.9. Escritura de cdigo y sintetizasion.

Simulacin en Test Bench.

Una vez sintetizado el programa se simulara el programa en test bench, para realizar tal
simulacin, se dara un clic derecho en la parte blanca desplegando un men en el cual se
elegir la opcin New Source.. Como se muestra en la Figura 1.10.

Figura 1.10. Paso 1 para la simulacin en Test Bench.

Una vez realizado el paso anterior mostrara una ventana la cual contiene un men en el que se
elegir la opcin VHDL Test Bench tambin se elegir la direccin del programa simulado
en Test Bench la cual ser la misma que los anteriores pasos y tambin dndole un nombre al
programa en Test Bench no puede ser el mismo ya que marcara error porque ya existe otro
programa con ese nombre se puede poner el mismo pero con una extensin _tb para poder
diferenciarlo como se muestra en la Figura 1.11.
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Practica 1

Figura 1.11. Paso 2 Nombre y ubicacin VHDL Test Bench.

En la Figura 1.12 se muestra una ventana en la cual se pondr el siguiente cdigo con el fin de
que el programa tome los valores automticamente sin necesidad de cambiar constantemente.

Figura 1.12. Paso 3 escritura de codigo para Test Bench.

En la parte superior del programa se encuentra una opcin llamada simulacin se le da clic y el
parte inferior izquierda aparece Isim Simulator dndole clic en el signo de mas, desplegara
un men con dos opciones para finalizar la simulacin dndole clic en la ltima opcin que
dice Simulate Behavioral Model si no hay error desplegara la simulacin finalizada en Test
Bench como se muestra en la Figura 1.13.

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Practica 1

Figura 1.13. Paso 4 Simulacin completa en Test Bench.

Simulacin en Isim.
Para simular el programa en Isim se seleccionara en la parte de arriba que dice simulacin
en el archivo que tiene el nombre del programa con .vhd una vez seleccionado el archivo en
la parte de inferior muestra Isim Simulator se le da clic en el signo de ms y despliega un
men en el cual se le dar clic a la ltima opcin con el nombre de Simulate Behavioral
Model mostrando una ventana en la cual se comprobara la tabla de verdad de la compuerta
AND, en cada entrada darle clic derecho el cual despliega un men seleccionando la opcin
Force Constant.. la cual muestra una ventana en la que se elige si se quiere un cero 0 o un 1
en la opcin que dice Forc to value una vez colocado el dato se hace clic en el botn OK
y por ultimo se le da un salto y nos muestra en forma de grafica lo que tiene las dos entradas y
las salidas como se muestra en la Figura 1.14.

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Practica 1

Figura 1.14. Comprobacin de la tabla de verdad de la compuerta AND en Isim.

Creacin del archivo .bit

La creacin del archivo .bit es con el fin de implementarlo a la tarjeta Spartan3E y simule en
la vida real una compuerta AND de dos entradas los pasos a seguir primero dar clic derecho en
el costado izquierdo parte superior donde se encuentran el archivo .vhd en la parte en blanco
mostrara un men en cual se dar clic en New source mostrando un men en el cual se elegir
la opcin que se muestra en Figura 1.15.

Figura 1.15 creacin de archivo .bit

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Practica 1

Una vez creado mostrara la siguiente ventana en la cual se elegir entradas y salidas usando la
tarjeta Spartan3E como se muestra en la Figura 1.16.

Figura 1.16 seleccin de entradas y salidas de la tarjeta Spartan3E.

Conclusin.
En esta prctica tiene como objetivo ensear a disear, depurar y sintetizar una compuerta
AND de dos entradas con lenguaje de programacin VHDL usando el programa llamado
Xilinx 14.7 con el fin de ensear aquella persona que tenga la necesidad de disear una
compuerta usando el lenguaje de programacin VHDL.

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