Benigno Alexander Corrales 20142005093

Anlisis Y Diseo De Microprocesadores

Modelamiento De Circuitos Secuenciales Bsicos

Planteamiento del problema

Se desea implementar un flip flop de tipo T con reset asincrnico y un Latch de tipo D con reset sincrnico, ellos modelados con lenguaje de alto
nivel.

Flip Flop tipo T:

Este flip flop posee una nica entrada T, que determina un estado constante a la salida Q, si se toma el valor de uno 1. Caso contrario si T
toma el valor de cero 0 su salida ser la negacin estado en que se encontraba Q.
El modelo en vhdl del mismo se plantear usando un modelo de un flipflop tipo D y se implementar un mux 2 a 1 usando la entrada T como
selector del mismo.

Figura 1. Planteamiento Flip Flop tipo T como bloque para VHDL

Adems, dado que se plantea que su reset sea asncrono se debe modelar independencia del reloj.

Aqu la simulacin obtenida, evaluada en intervalos

Figura 2. Simulacin Flip Flop tipo T

En el primer tramo se observa un comportamiento indefinido aun despus de aplicar el reloj, posteriormente se aplica la seal de reset
(pulso despus del primer indicador azul) que inicializa a Q.
Ya con estado Q inicial T toma el valor uno (mantenindolo hasta el siguiente indicador azul), as dado que se responde a flancos de
subida, Q no cambia instantneamente, sino que espera hasta el siguiente flanco del reloj, alternando su valor en cada elevacin del
clock.
El ultimo intervalo evala el comportamiento cuando T es igual a cero, como es de esperar la salida Q se mantiene constante sin importar
las oscilaciones del reloj. Finalmente se observa que los pulsos de reset son indiferentes del clock y vuelve a Q cero, en el momento de
su aplicacin.

Finalmente se adjunte los principales datos del reporte de ISE

Device utilization summary:
---------------------------

Selected Device : 3s200aft256-4

Number of Slices: 1 out of 1792 0%

Number of Slice Flip Flops: 1 out of 3584 0%
Number of 4 input LUTs: 1 out of 3584 0%
Number of IOs: 4
Number of bonded IOBs: 4 out of 195 2%
Number of GCLKs: 1 out of 24 4%

Total REAL time to Xst completion: 4.00 secs

Total CPU time to Xst completion: 3.23 secs

Total memory usage is 514388 kilobyte

Latch de Tipo D:

Modelado de manera similar al flipflop del mismo tipo, solo que sin la evaluacin de los flancos. Es decir, funciona con el nivel, si se presenta un
cambio en su entrada D bastara con que el clk se encuentre en alto para reflejarlo a la salida.

Figura 3. Representacin del Latch

La siguiente simulacin expresa los resultados, evaluando el comportamiento del latch, se expresan tres intervalos separados por marcadores
azules, primeramente, observamos el pulso de reset en sincrona con el alto del reloj, ello para inicializar el Latch.

El primer intervalo muestra como al aplicar la seal de entrada D a pesar estar en medio de un pulso de reloj, dado que se encuentra en nivel
alto, el dato ingresado se refleja inmediatamente a la salida, normalmente un flipflop esperara hasta el siguiente flanco de subida.

El segundo intervalo muestra como las variaciones ms rpidas de la entrada son reflejadas nicamente en nivel alto del reloj, y cuando este
decae la salida permanece en el ltimo en que se encontraba antes del cambio de reloj, permanece constante sin importar variaciones en la
entrada.

Figura 4. Simulacin del Latch

Finalmente se adjunte los principales datos del reporte de ISE

Device utilization summary:

---------------------------

Selected Device : 3s200aft256-4

Number of Slices: 0 out of 1792 0%

Number of IOs: 4
Number of bonded IOBs: 4 out of 195 2%
IOB Flip Flops: 1
Number of GCLKs: 1 out of 24 4%

Total REAL time to Xst completion: 3.00 secs

Total CPU time to Xst completion: 3.12 secs

Total memory usage is 514528 kilobytes

Conclusiones
Las diferencias entre ambos dispositivos son notorias cuando planteamos las simulaciones se logra observar cambios de estado importantes,
en flancos y niveles durante el periodo de clock.

La sincrona y a sincrona del reset de un dispositivo en vhdl, es un proceso sencillo de decidir si incluye o no la sentencia de reinicio dentro o
fuera de la evaluacin del flanco o nivel.

Bibliografa

[1]Diseo de sistemas digitales, texto en pdf sobre modelamiento en vhdl. Disponible en:
https://eciencia.urjc.es/bitstream/handle/10115/5700/diseno_sistemas_digitales_vhdl.pdf

[2]Recurso multimedia: video en YouTube sobre implementacin de lgica secuencial en vhdl. Disponible en:
https://www.youtube.com/watch?v=Te45C2I_e5A&t=1226s