Simulación VHDL de codificadores, decodificadores, multiplexores y demultiplexores

Universidad de El Salvador
Facultad de Ingeniera y Arquitectura

Escuela de Ingeniera Elctrica
Sistemas Digitales 1 SDI115
Gua No. 3:
Simulacin VHDL de circuitos MSI
Catedrtico:
Ing. Salvador German.
Instructores:
Br. Bryan No Castro Cortez.
Br. David Romeo Vsquez Rodrguez.
Bachilleres: Carnet:
Hernndez Nieto, Jairo Alejandro HN14001
Sorto Castillo, Jairo Josu SC14009
Ciudad Universitaria, lunes 23 de mayo 2016

Gua 3: Circuitos MSI SDI115
INDICE
Introduccin: ................................................................................................................ 3
Objetivo General: ......................................................................................................... 4
Objetivos Especficos: ................................................................................................. 4
Marco Terico: ............................................................................................................. 5
Obtencin de Software: ................................................................................................ 8
Asignacin: ..................................................................................................................12
Ejercicio 1: ................................................................................................................12
Decoder de 3 a 8: ..................................................................................................12
coder 8 a 3: ..........................................................................................................13
Multiplexor de 2 a 1: .............................................................................................14
Demux de 1 a 4 con dos variables de control: .........................................................16
FULL ADDER: ........................................................................................................17
Multiplexor con dos entradas de datos de 4 bit y una variable de seleccin .............18
Ejercicio 2:................................................................................................................19
Ejercicio 3:............................................................................................................... 25
Investigacin: .............................................................................................................. 32
Coders: ................................................................................................................ 32
Decoders: ............................................................................................................. 34
Multiplexores: ...................................................................................................... 36
Demultiplexores: .................................................................................................. 37
sumador: .............................................................................................................. 38
Conclusiones: .............................................................................................................. 39
Bibliografa: ................................................................................................................ 40
Sitios Web: .............................................................................................................. 40
2
Introduccin:
En el presente trabajo se presenta una sntesis de los circuitos MSI, los circuitos
combinaciones MSI son aquellos en los que las salidas dependen exclusivamente de las
entradas, luego para una misma entrada siempre se tiene la misma salida.
Hasta ahora dentro de la asignatura se ha visto las posibilidades de diseo de funciones

lgicas, o de circuitos lgicos, todo esto se ha realizado mediante el uso exclusivo de puertas
bsicas. Los circuitos que contienen estas puertas bsicas son conocidos como SSI (Small
Scale of Integration) porque ya en la prctica estos contienen un nmero pequeo de
transistores.
Para continuar conociendo el mundo de los sistemas digitales se dar un paso ms

profundo, basndonos en el uso de bloques constructores ms complejos que las funciones
lgicas. Esto se puede hacer mediante el uso de sistemas o circuitos MSI (Medium Scale of
Integration) dnde el nmero de puertas bsicas puede llegar a 100.
Dentro de los elementos que se utilizaran tenemos los siguientes:
- Multiplexores y demultiplexores,
- Codificadores y decodificadores,
- Comparadores.
Como estudiantes lo que buscamos es comprender su funcionamiento, para que sirven y

las caractersticas que poseen como por ejemplo que y cuantos bits de entrada utilizan.
El informe contiene un marco terico donde se aborda a profundidad la teora de los

circuitos MSI (Medium Scale of Integration), contiene una asignacin donde se resuelven
los problemas propuestos por la catedra de Sistemas Digitales 1 utilizando el cdigo VHDL
y el software TINA para solucionarlos, prosigue una investigacin y culmina con las
conclusiones y observaciones sobre la tarea 3.
Todo esto se detalla a continuacin.
3
Objetivo General:
Trabajar de forma sistemtica los circuitos MSI y vincularlos al cdigo VHDL y el

software TINA.
Objetivos Especficos:
Estudiar el software asignado por la catedra para trabajar los Circuitos MSI.
Tener la capacidad de solucionar problemas que involucren Codificadores,

Decodificadores, Multiplexores y Demultiplexores.
Responder con claridad y con ejemplos los cuestionamientos sobre los

circuitos MSI.
4
Marco Terico:
Para continuar conociendo el mundo de los sistemas digitales se dar un paso ms
profundo, basndonos en el uso de bloques constructores ms complejos que las funciones
lgicas que se han utilizado hasta ahora. Esto se puede hacer mediante el uso de sistemas o
circuitos MSI (Medium Scale of Integration) dnde el nmero de puertas bsicas puede ser
desde 10 hasta 100.
Un circuito combinacional consiste en compuertas lgicas cuyas salidas se determinan

directamente en cualquier momento de la combinacin presente de las entradas, sin tener
en cuenta las entradas anteriores
Dentro de los elementos que se utilizaran tenemos los siguientes:
- Multiplexores y demultiplexores,
- Codificadores y decodificadores,
- Comparadores.
Multiplexores y demultiplexores:
Multiplexar es pasar informacin de muchos canales o

lneas a pocos canales o lneas.
Un MULTIPLEXOR (MUX) es un circuito combinacional que

selecciona una entrada y la transfiere a la salida. La seleccin
de la entrada, o dato, se realiza segn un conjunto de valores
de las variables de control.
Poseen, por tanto, n entradas de seleccin, para 2n entrada de

datos, proporcionando dos salidas: una para el dato directo y
otra para el dato negado, en la asignatura solo se una el dato
directo por lo que se dice que solo tiene una salida.
Si necesitramos ms entradas se pueden asociar distintos MUX

para formar una entrada mucho mayor.
5
Un DEMULTIPLEXOR, realizan la funcin que debe realizar es la inversa de la que realiza

el MUX, o sea, debemos seleccionar una salida por donde transmitir el dato de la entrada.
Por tanto, el circuito constar de 1 entrada de datos, n entradas de seleccin de salida, y 2n

salidas.
Codificadores y decodificadores,
Los circuitos digitales decodificadores detectan la presencia de una combinacin de bits o

cdigos en las entradas y la indican en la salida, ya sea con un nivel alto o un nivel bajo.
Un decodificador es un circuito lgico con n entradas y 2n salidas, tal que para cada
combinacin de entradas se activa al menos una salida. Si slo se activa una salida se
denomina decodificador completo. Por ejemplo, este es un circuito decodificador completo
de 3 a 8 lneas, permitira la activacin de un dispositivo al proporcionarle la direccin de
dicho dispositivo. Dispone de una entrada de HABILITACIN (enable) que conecta o
desconecta el dispositivo, en este caso dicha entrada es activa a NIVEL BAJO, ya que el
dispositivo se activa cuando dicha entrada recibe un 0 lgico.
6
Tanto las entradas como las salidas, principalmente estas ltimas, pueden ser:
- ACTIVAS A NIVEL ALTO: la salida activa es 1 y la no activa 0.

- ACTIVAS A NIVEL BAJO: la salida activa es 0 y la no activa 1.
Adems, el nmero de entradas de Habilitacin puede ser de una o ms, y pueden estar
activas a nivel alto o bajo. Podemos encontrar decodificadores de muy diversos
tamaos:
- De 2 a 4 lneas
- De 3 a 8 lneas (bin a oct)
- De 4 a 16 lneas (bin a hex)
- Convertidores de cdigos: BCD/decimal y BCD/7-seg
Los CODIFICADORES Son los dispositivos MSI que realizan la operacin inversa a la
realizada por los decodificadores. Generalmente, poseen 2n entradas y n salidas.
Cuando solo una de las entradas est activa para cada combinacin de salida, se le
denomina codificador completo.
Por ejemplo, el siguiente circuito proporciona a la salida la combinacin binaria de la

entrada que se encuentra activada. En este caso se trata de un codificador completo de 8
bits, o tambin llamado codificador de 8 a 3 lneas:
Comparadores.
Los circuitos digitales comparadores se encargan de comparar dos cantidades binarias

para determinar si son iguales o diferentes (mayor, menor o igual). Su funcionamiento se
basa en las compuertas OR Exclusivas o NOR Exclusivas.
7
Obtencin de Software:
El softwate TINA se obtuvo de la direccin Dropbox que subieron al grupo de Facebook
de la asignatura:
https://www.dropbox.com/sh/mmbmmcgxblibnwf/AAAYWpSzxYwvpXdmYe_iMbe5a?dl
=0
Se utiliz el proceso de instalacin que estaba en la carpeta:
A continuacin, se presentan 20 capturas del proceso de instalacin, agrupadas de 4 en 4

no se describir el proceso porque es el mencionado en la imagen anterior.
8
9
10
El resultado es el que se muestra acontinuacion: Ahora podemos utilizar el software

TINA.
11
Asignacin:
Ejercicio 1:
Programar y simular en VHDL los siguientes circuitos:
- Decoder de 3 a 8.
- Coder de 8 a 3.
- Multiplexor con dos entradas de dato de 1 bit y una variable de seleccin
- Demultiplexor con cuatro salidas de datos de 1 bit y dos variables de seleccin
- Full Adder
- Multiplexor con dos entradas de datos de 4 bit y una variable de seleccin
Decoder de 3 a 8:
Tabla de verdad
12
Codigo:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity deco3_8 is
port(
a: in STD_LOGIC_VECTOR(2 downto 0);
y: out STD_LOGIC_VECTOR (7 downto 0)
);
end deco3_8;
architecture arch_deco3_8 of deco3_8 is
begin
y(0)<= not a(2) and not (a(1) ) and not(a(0));
y(1)<= not a(2) and not (a(1) ) and a(0);
y(2)<= not a(2) and (a(1) ) and not(a(0));
y(3)<= not a(2) and (a(1) ) and (a(0));
y(4)<= a(2) and not(a(1) ) and not(a(0));
y(5)<= a(2) and not(a(1) ) and (a(0));
y(6)<= a(2) and(a(1) ) and not(a(0));
y(7)<= a(2) and(a(1) ) and (a(0));
end arch_deco3_8;
coder 8 a 3:
Tabla de verdad:
Codigo:
library IEEE;
entity coder3_8 is
port(
a: in STD_LOGIC_VECTOR(7 downto 0);
y: out STD_LOGIC_VECTOR (2 downto 0)
);
end coder3_8;
architecture arch_co3_8 of coder3_8 is
13
begin
y(2)<= ((a(7))and not(a(6))and not (a(5))and not (a(4))and not((a(3)))and not (a(2)
)and not(a(1)) and not(a(0)))or (not(a(7))and (a(6))and not (a(5))and not (a(4))and
not((a(3)))and not (a(2) )and not(a(1)) and not(a(0)))OR(not(a(7))and not(a(6))and
(a(5))and a(4)and not((a(3)))and not (a(2) )and not(a(1)) and not(a(0)))or (not(a(7))and
not(a(6))and not (a(5))and not (a(4))and not((a(3)))and not (a(2) )and not(a(1)) and
not(a(0)))
;
y(1)<= (not(a(7))and not(a(6))and not (a(5))and not (a(4))and not((a(3)))and (a(2) )and
not(a(1)) and not(a(0)))or(not(a(7))and not(a(6))and not (a(5))and not (a(4))and
(a(3))and not (a(2) )and not(a(1)) and not(a(0)))or( not(a(7))and (a(6))and not (a(5))and
not (a(4))and not((a(3)))and not (a(2) )and not(a(1)) and not(a(0)))or((a(7))and
not(a(0)));
y(0)<= (not(a(7))and not(a(6))and not (a(5))and not (a(4))and not((a(3)))and not (a(2)
)and (a(1)) and not(a(0)))or(not(a(7))and not(a(6))and not (a(5))and not (a(4))and
((a(3)))and not (a(2) )and not(a(1)) and not(a(0)))or(not(a(7))and not(a(6))and (a(5))and
not (a(4))and(not (a(3)))and not (a(2) )and not(a(1)) and not(a(0)))or((a(7))and
not(a(0)));
end arch_co3_8;
Multiplexor de 2 a 1:
Table de verdad
variable de control (S) E1 (i1) E2(i0) Y

0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
Mapa k:
14
Codigo
library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
port(
e1,e2,c :in bit ;
s :out bit);
end mux21;
architecture arch_mux21 of mux21 is
begin
process (e1,e2,c)
begin
case c is
when '0'=>s<=e2;
when '1'=>s<=e1;
end case;
end process;
end arch_mux21;
15
Demux de 1 a 4 con dos variables de control:
Din S1 S2 y0 y1 y2 y3
0 0 0 0 0 0 0
0 0 1 0 0 0 0
0 1 0 0 0 0 0
0 1 1 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
Codigo:
entity demux is
port (
Din, s1 , s2 : in bit;
y0, y1,y2,y3 :out bit);
end demux;
architecture arch_demux of demux is

begin
y0<=Din and s1 and s2;
y1<= Din and not s1 and s2;
y2<= Din and s1 and not s2;
y3<= Din and s1 and s2 ;
end arch_demux;
16
FULL ADDER:
A b cin cout s
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Codigo:
entity fa is
port(
a,b,cin : in bit;
cout, s: out bit
);
end fa;
architecture archfa of fa is
begin
cout <= (b and cin)or (a and cin )or(a and b);
s<= (not a and (not b )and cin)or (not a and b and not cin )or(a and not b and not cin)or(a and
b and cin);
end archfa;
17
Multiplexor con dos entradas de datos de 4 bit y

una variable de seleccin
Codigo:
library ieee;
entity mux4var2a1 is
port(
c: in std_logic;
e1,e2: in std_logic_vector(3 downto 0);
s1 : out std_logic_vector(3 downto 0)
);
end mux4var2a1;
architecture arch_mux4var of mux4var2a1 is

begin
process (c,e1,e2) is
begin
case c is
when '0' =>s1 <=(e1);
when '1'=> s1 <= e2 ;
end case;
end process;
end arch_mux4var;
18
Ejercicio 2:
Simular un convertidor de cdigo exc3 a 7 segmentos utilizando TINA como simulador y
un display de 7 segmentos de la siguiente forma:
Se podr utilizar un decodificador ya existente en TINA. El display 7 segmentos ser el que

se encuentra disponible en TINA. Las entradas A, B, C y D sern generadas con switches
que ya se encuentran en TINA e irn conectados a tierra o Vcc (5V). El modelo de switch
a utilizar queda a opcin del estudiante.
SOLUCION:
Primero se presenta la tabla de verdad del problema y se resuelven las ecuaciones. Dont
care conditions se tomarn como X.
Y como se usara el display de anodo comn se tomaran las salidas bajas.
N A B C D t u v w x y z
0 0 0 0 0 X X X X X X X
1 0 0 0 1 X X X X X X X
2 0 0 1 0 X X X X X X X
3 0 0 1 1 0 0 0 0 0 0 1
4 0 1 0 0 1 0 0 1 1 1 1
5 0 1 0 1 0 0 1 0 0 1 0
6 0 1 1 0 0 0 0 0 1 1 0
7 0 1 1 1 1 0 0 1 1 0 0
8 1 0 0 0 0 1 0 0 1 0 0
9 1 0 0 1 0 1 0 0 0 0 0
10 1 0 1 0 0 0 0 1 1 1 1
11 1 0 1 1 0 0 0 0 0 0 0
12 1 1 0 0 0 0 0 0 1 0 0
13 1 1 0 1 X X X X X X X
14 1 1 1 0 X X X X X X X
15 1 1 1 1 X X X X X X X
19
= (4,7) + (0 2,13 15)

= +

= (8,9) + (0 2,13 15)
= (5) + (0 2,13 15)
= (4,7,10) + (0 2,13 15)

=+
+

20
= (4,6 8,10,12) + (0 2,13 15)

=+
= (4 6,10) + (0 2,13 15)
+
=

= (3,4,10)+(0 2,13 15)
=
+

+

21
Ahora se procede a realizar el cdigo en VHDL:
Ahora abrimos TINA 8 y generamos una macro con el cdigo VHDL:
Insertamos la macro y conectamos la display de nodo comn y los switch y

comenzamos a obtener los datos:
0011
22
0100
0101
0110
0111
23
1000
1001
1010
1011
1100
24
Ejercicio 3:
Desarrollar y simular un sumador restador de dos nmeros de 4 bits utilizando TINA como
simulador. El circuito se muestra a continuacin:
Los 8 bits de entrada de los dos nmeros a operar, as como el bit de seleccin sern
generadas con switches que ya se encuentran en TINA e irn conectados a tierra o Vcc (5V).
El modelo de switch a utilizar queda a opcin del estudiante.
Para la implementacin de este circuito se podrn utilizar diferentes mtodos los cuales
quedarn a eleccin del estudiante:
1. Primer mtodo: Se genera en VHDL un cdigo completo que tenga como entradas los 2
nmeros de 4 bits cada uno y una variable de seleccin para escoger entre la funcin de
suma o resta y tiene como salida 4 bits con el resultado de la operacin y un bit de acarreo
y se crea un elemento en TINA con el cdigo realizado como se muestra en la figura.
2. Segundo mtodo: Se genera en VHDL un cdigo para el sumador 7483 y un cdigo para
el MUX 74157 y utilizando las compuertas NOT que se encuentran en TINA se genera un
circuito idntico al mostrado anteriormente en la Figura 2.
3. Tercer mtodo: Se genera en VHDL un cdigo para un FULL ADDER y se colocan 4

elementos FULL ADDER en paralelo para crear el sumador7483 y un cdigo para un MUX
25
de 2 fuentes de datos de 1 bit cada una con una variable de seleccin y se colocan 4
elementos de MUX en paralelo para generar un MUX de dos entradas de datos de 4 bits
cada una con una entrada de seleccin. El modelo de circuito se muestra en la figura 4.
Luego, la interconexin de los elementos ser como en el circuito mostrado anteriormente

en la Figura 2.
Solucin ejercicio 3:
Para este ejercicio se ocupa el mtodo 3 que consiste en la creacin de full adders y
multiplexores, ponerlos en paralelo para representar el sumador de 4 bits y dar la
diferencia del restador con el sumador.
Para reduccin de cdigo se ocupar el full adder de un bit hecho el ejercicio 1 y el del
multiplexor tambin del ejercicio 1.
Cdigo del multiplexor:

library ieee;
entity mux21 is
port(
e1,e2,c :in bit ;
s :out bit);
end mux21;
architecture arch_mux21 of mux21 is
begin
process (e1,e2,c)
begin
26
case c is
when '0'=>s<=e2;
when '1'=>s<=e1;
end case;
end process;
end arch_mux21;
Codigo de full adder:

entity fa is
port(
a,b,cin : in bit;
cout, s: out bit
);
end fa;
architecture archfa of fa is
begin
cout <= (b and cin)or (a and cin )or(a and b);
s<= (not a and (not b )and cin)or (not a and b and not cin )or(a and not b and not
cin)or(a and b and cin);
end archfa;
Con estos dos cdigos (full adder y mux21) se realizar el sumador y restador de cuatro
cifras, para esto se unir los cuatro sumadores totales, para esto se conectan los Cout en los
Cin de los sumadores totales siguientes para simular el acarreo de una mayor cifra
significativa cuando se supere la representacin mxima del digito en cuestin, teniendo
esto se tendr un sumador de cuatro dgitos en binario natural. Para usarlo como restador
se usa el complemento a uno del sustraendo y al full adder de menor cifra significativa se
le agrega una fuente de voltaje en el puerto de Cin para transformar el complemento a
uno a complemento a dos. Para unir el sumador con restador se le agrega un mux de 2 a
1 de cuatro variables o cuatro mux de 2 a 1 de una variable, y en las entradas e2 de los
cuatro mux se le agrega cada cifra de uno de los nmeros que se les quiere operar y en
e1 se negara la entrada que se puso en el e2 y se agregara una variable de control que se
conectara a todos los muxes en la entrada C, las salida del mux se conectaran en cada full
adder teniendo en cuidado de conectar las salidas en las mismas entradas de los full adders,
con el proceso anterior se estuviera sumando los nmeros propios o sumando un numero
con el complemento a uno del otro, por consecuencia se unir la variable de control al Cin
del full adder de menor cifra significativa.
27
Al circuito final se le agregar displays hexadecimales para su mejor entendimiento,

resultando de la siguiente manera
A continuacin, se agregan capturas del cdigo simulado en tina 8
1111+1111
28
1111+0001
1111+0001
29
0111-1011
1111-1111
30
0000-0000
31
Investigacin:
Ejemplifique el uso de las libreras existentes en VHDL en la simplificacin el trabajo de
codificacin de circuitos como coders, decoders, multiplexores, demultiplexores y
sumadores.
Coders:
La tabla de verdad de un codificador binario de 3 entradas se muestra en la figura siguiente.

Las seales a, b y c se asocian a las lneas de entrada 3, 2 y 1 respectivamente. El cdigo de
salida corresponde a la lnea activada. Si ninguna o ms de una entrada est activada la
salida se coloca en 0. De acuerdo a esto, las combinaciones de las filas T2, T3 y T5 proveen
salidas vlidas, mientras que para el resto de combinaciones la salida es cero. La tabla de
verdad simplificada, que aparece en el lado derecho de la figura, provee informacin
concisa de este funcionamiento.
El cronograma de este circuito se muestra a continuacin. En T2 la seal c es 1 y la salida y

es 01 correspondiente al nmero de canal de la seal c. Similarmente, en T3 la salida es el
nmero binario 10, o 2 en decimal, porque la seal b, conectada a la lnea 2, est activa.
En T5 la seal a est activa haciendo que la salida sea el nmero binario 11, o 3 en decimal.
En todos los dems casos la salida es cero. En T1 ninguna entrada est activada, y en T4,
T6, T7 y T8 ms de una seal lo est.
32
La entidad de este codificador puede definirse de la siguiente manera:
Utilizando una asignacin selectiva partiendo de la tabla de verdad simplificada, agrupando

previamente los bits de entrada en un arreglo interno de tres bits, resulta la arquitectura:
Con asignacin condicional, una descripcin equivalente es:
Este codificador binario es til en casos donde solamente una entrada puede estar activada.
En otros casos se suele utilizar codificadores de prioridad.
33
Decoders:
La figura siguiente muestra las caractersticas de un descodificador 1 de 4 lneas. Las cuatro

salidas de este descodificador se activan exclusivamente, una a la vez, dependiendo del
valor de la entrada. Por ejemplo, si la entrada es 2 (a1a0 = 10) nicamente la salida 2 es 1
(y2 = 1, las dems salidas 0).
Descodificador 1 de 4 lneas con habilitador:
En la figura que se muestra a continuacin es un descodificador 1 de 4 lneas con habilitador.

Este habilitador tambin puede funcionar como entrada de datos para obtener un
demultiplexor o repartidor de datos. Cuando la entrada e es 1 el circuito funciona como
en el caso anterior (la salida descodificada se coloca en 1). Cuando E es 0 todas las salidas
se colocan en 0. En las descripciones de la figura 3 se evala o lista el valor del habilitador
34
para determinar el valor de la salida. Note que esta seal tiene prioridad sobre la entrada
de cdigo.
35
Multiplexores:
El objetivo es crear un sistema que devuelva un valor dependiente de otra seal de entrada,
la cual ser la encargada de seleccionar la salida. Adems, se definirn varias entradas de
datos que actuarn como salidas. Cuando la seal de seleccin este a cero no se producir
ninguna salida, es decir el valor ser cero.
Entradas:
a, b, c: entradas de datos.
sel: seal que indica la seal que va a ser devuelta.
Salidas:
salida: salida de datos.
library IEEE;
ENTITY mux IS
PORT(a : IN std_logic_vector(3 DOWNTO 0);
b : IN std_logic_vector(3 DOWNTO 0);
c : IN std_logic_vector(3 DOWNTO 0);
sel : IN std_logic_vector(1 DOWNTO 0);
salida : OUT std_logic_vector(3 DOWNTO 0));
END mux;
ARCHITECTURE synth OF mux IS

BEGIN
PROCESS (sel, a, b, c) IS
BEGIN
CASE sel IS
WHEN "00" => salida <= (others => '0');
WHEN "01" => salida <= a;
WHEN "10" => salida <= b;
WHEN "11" => salida <= c;
WHEN OTHERS => salida <= (others => '0');
END CASE;
END PROCESS;
END synth;
36
Demultiplexores:
Ejemplo de circuito comercial de la familia 74: 74139 (Demultiplexor 1 a 4)
Modelo VHDL de un demultiplexor 1 a 4:
library IEEE;
entity dec2to4 is
PORT (A : IN std_logic_vector(1 DOWNTO 0);
E: IN std_logic;
O: OUT std_logic_vector(3 DOWNTO 0));
END dec2to4;
ARCHITECTURE DEMUX OF dec4to2 IS

BEGIN
PROCESS (A, E) IS
BEGIN
CASE A IS
WHEN "00" => O(0) <= E; O(1) <= 0; O(2) <= 0; O(3) <= 0;
WHEN "01" => => O(0) <= 0; O(1) <= E; O(2) <= 0; O(3) <=
0;
WHEN "10" => O(0) <= 0; O(1) <= 0; O(2) <= E; O(3)<=
0;
WHEN "11" => O(0) <= 0; O(1) <= 0; O(2) <= 0; O(3) <=
E;
WHEN OTHERS => O(0) <= 0; O(1) <= 0; O(2) <= 0; O(3)<=
0;
37
O <= std_logic_vector(UNSIGNED(a) + UNSIGNED(b));
END CASE;
END PROCESS;
END DEMUX;
sumador:
El objetivo es crear un sumador que dadas dos entradas de datos devuelva la suma de
estos.
Entradas:
a: operando 1.
b: operando 2.
Salidas:
salida: suma de las entradas.
library IEEE;
use IEEE.NUMERIC_STD.all;
ENTITY sum IS
PORT (a : IN std_logic_vector(3 DOWNTO 0);
b : IN std_logic_vector(3 DOWNTO 0);
salida : OUT std_logic_vector(4 DOWNTO 0));
END sum;
ARCHITECTURE synth OF sum IS

BEGIN
PROCESS (a, b) IS
BEGIN
salida <= std_logic_vector(UNSIGNED(a) + UNSIGNED(b));
END PROCESS;
END synth;
38
Conclusiones:
Los MSI son circuitos ms complejos que los LSI, dado la cantidad de compuertas
que se pueden manejar (hasta 100) por lo que permite realizar sistemas ms
complejos que los vistos hasta ahora, aparte de los MSI y LSI existen sistemas ms
avanzados estos son los LSI (Large Scale of Integration con alrededor de 1000
compuertas o transistores), y los VLSI (Very Large Scale of Integration >1000
compuertas o transistores), y ULSI (Ultra Large Scale of Integration >100000
compuertas o transistores)
Los circuitos digitales decodificadores detectan la presencia de una combinacin de

bits o cdigos en las entradas y la indican en la salida, ya sea con un nivel alto o un
nivel bajo mientras los codificadores realizan la operacin inversa a la realizada por
los decodificadores.
Un multiplexor bsicamente consta de varias lneas de entrada de datos y una nica

salida de datos. Adems, consta de varias entradas de seleccin de datos que
permiten llevar los datos de una entrada N, hacia el canal comn de salida, mientras
que los Demultiplexor realizan la funcin contraria, toma los datos de la entrada y
los coloca en cada salida correspondiente.
Cada vez profundizamos ms en el mundo de los sistemas digitales, esto implica

mayor compromiso de nuestra parte para comprender de manera certera y concisa
los contenidos dados.
39
Bibliografa:
Sistemas Electrnicos Digitales, Captulo 4, Enrique Mandado, Marcombo, 1991.
Sitios Web:
- http://bioingenieria.edu.ar/academica/catedras/electronica_digital/archivos/teorias/
06_circuitosmsi.pdf
- http://personales.unican.es/manzanom/Planantiguo/EDigitalI/Tema_V.pdf
- http://www.uhu.es/rafael.lopezahumada/Cursos_anteriores/fund01_02/tema5.pdf
- http://www.etitudela.com/profesores/jmng/digital/downloads/icircuitosmsi.pdf
- http://personales.unican.es/manzanom/Planantiguo/EDigitalI/CodG2_10.pdf
- http://www.tourdigital.net/VHDLcodificadores.pdf
- http://www.tourdigital.net/tutoriales.html
- http://www.tourdigital.net/VHDLdescodificadores.pdf
- https://www.dropbox.com/sh/mmbmmcgxblibnwf/AAAYWpSzxYwvpXdmYe_iMb
e5a?dl=0
- http://personales.unican.es/manzanom/Planantiguo/EDigitalI/MuxG9_08.PDF
- https://es.wikibooks.org/wiki/Programaci%C3%B3n_en_VHDL/Ejemplos/Sumador
- http://personales.unican.es/manzanom/Planantiguo/EDigitalI/DecG9_09.pdf
- https://bloganalisis2.files.wordpress.com/2011/04/tarea9-rosales-arzola-fausto-
augusto.pdf
-
40

Simulación VHDL de codificadores, decodificadores, multiplexores y demultiplexores

Uploaded by

Document Information

Original Description:

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Simulación VHDL de codificadores, decodificadores, multiplexores y demultiplexores

Uploaded by

Copyright:

Available Formats

Universidad de El Salvador

Facultad de Ingeniera y Arquitectura

Ciudad Universitaria, lunes 23 de mayo 2016

Hasta ahora dentro de la asignatura se ha visto las posibilidades de diseo de funciones

Para continuar conociendo el mundo de los sistemas digitales se dar un paso ms

Dentro de los elementos que se utilizaran tenemos los siguientes:

Como estudiantes lo que buscamos es comprender su funcionamiento, para que sirven y

El informe contiene un marco terico donde se aborda a profundidad la teora de los

Todo esto se detalla a continuacin.

Trabajar de forma sistemtica los circuitos MSI y vincularlos al cdigo VHDL y el

Tener la capacidad de solucionar problemas que involucren Codificadores,

Responder con claridad y con ejemplos los cuestionamientos sobre los

Un circuito combinacional consiste en compuertas lgicas cuyas salidas se determinan

Dentro de los elementos que se utilizaran tenemos los siguientes:

Multiplexar es pasar informacin de muchos canales o

Un MULTIPLEXOR (MUX) es un circuito combinacional que

Poseen, por tanto, n entradas de seleccin, para 2n entrada de

Si necesitramos ms entradas se pueden asociar distintos MUX

Un DEMULTIPLEXOR, realizan la funcin que debe realizar es la inversa de la que realiza

Por tanto, el circuito constar de 1 entrada de datos, n entradas de seleccin de salida, y 2n

Los circuitos digitales decodificadores detectan la presencia de una combinacin de bits o

- ACTIVAS A NIVEL ALTO: la salida activa es 1 y la no activa 0.

Por ejemplo, el siguiente circuito proporciona a la salida la combinacin binaria de la

Los circuitos digitales comparadores se encargan de comparar dos cantidades binarias

Se utiliz el proceso de instalacin que estaba en la carpeta:

A continuacin, se presentan 20 capturas del proceso de instalacin, agrupadas de 4 en 4

El resultado es el que se muestra acontinuacion: Ahora podemos utilizar el software

variable de control (S) E1 (i1) E2(i0) Y

Demux de 1 a 4 con dos variables de control:

architecture arch_demux of demux is

Multiplexor con dos entradas de datos de 4 bit y

architecture arch_mux4var of mux4var2a1 is

Se podr utilizar un decodificador ya existente en TINA. El display 7 segmentos ser el que

Y como se usara el display de anodo comn se tomaran las salidas bajas.

= (4,7) + (0 2,13 15)

= (8,9) + (0 2,13 15)

= (5) + (0 2,13 15)

= (4,7,10) + (0 2,13 15)

= (4,6 8,10,12) + (0 2,13 15)

= (4 6,10) + (0 2,13 15)

= (3,4,10)+(0 2,13 15)

Ahora se procede a realizar el cdigo en VHDL:

Ahora abrimos TINA 8 y generamos una macro con el cdigo VHDL:

Insertamos la macro y conectamos la display de nodo comn y los switch y

3. Tercer mtodo: Se genera en VHDL un cdigo para un FULL ADDER y se colocan 4

Luego, la interconexin de los elementos ser como en el circuito mostrado anteriormente

Cdigo del multiplexor:

Codigo de full adder:

Al circuito final se le agregar displays hexadecimales para su mejor entendimiento,

A continuacin, se agregan capturas del cdigo simulado en tina 8

La tabla de verdad de un codificador binario de 3 entradas se muestra en la figura siguiente.

El cronograma de este circuito se muestra a continuacin. En T2 la seal c es 1 y la salida y

La entidad de este codificador puede definirse de la siguiente manera:

Utilizando una asignacin selectiva partiendo de la tabla de verdad simplificada, agrupando

Con asignacin condicional, una descripcin equivalente es:

La figura siguiente muestra las caractersticas de un descodificador 1 de 4 lneas. Las cuatro

Descodificador 1 de 4 lneas con habilitador:

En la figura que se muestra a continuacin es un descodificador 1 de 4 lneas con habilitador.

ARCHITECTURE synth OF mux IS

Modelo VHDL de un demultiplexor 1 a 4:

ARCHITECTURE DEMUX OF dec4to2 IS

O <= std_logic_vector(UNSIGNED(a) + UNSIGNED(b));