1.

Para el circuito mostrado; determinar:

a) Ecuacin caracterstica
b) Tabla de habilitacin

0
U1:A U3:A
1 M' U2:A 1
M 0 3 2 3
2 1 2
? Q
3
74LS08 74LS32
U1:A(B) 74LS02

U2:B
U1:B 5 U3:B
4 4 4
6 6 6
5 5
? Q'
N 0 74LS02
74LS08 74LS32
N'

0
SOLUCION:

Se tiene que: M=M.CLK

N=N.CLK

Cuando CLK=0, se tiene que M=0 y N=0; entonces la salida Qm+1 = Qn

Cuando CLK=1, se tiene que M=M y N=N

Su Tabla de Verdad sera:

M N P C CLK Qn+1 Qn+1

X X 1 1 X N.P. N.P.
X X 0 1 X 0 1
X X 1 0 X 1 0
X X 0 0 Qn Qn
0 0 0 0 Qn Qn
0 1 0 0 1 0
1 0 0 0 0 1
1 1 0 0 N.P. N.P.

1
Su ecuacin caracterstica sera:

M N Qn Qn+1

0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
1 1
0 1
1 1
0 0
1 0
0 X
1 X

Aplicando Karnaugh para Qn+1:

M M'
X X 1 1 N
0 0 1 0 N'
Qn' Qn Qn Qn'

Su tabla de habilitacin sera:

Qn Qn+1 M N

0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
1 0
0 1
1 1
1 0
1 1
0 0
0 1

2
Se tiene entonces que:

Qn Qn+1 M N

0 0 X 0
0 1 X 1
1 0 1 X
1 1 0 X

3
2.- Se tiene un flip flop AB (FF-AB) cuya caracterstica de operacin se muestra a
continuacin:

CLK Qn+1 Qn+1

0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0 0 1
1 1 0 1 Qn Qn
1 1 1 0 Qn Qn
1 1 1 1 1 0

a) Disear circuito de conversin de FF-AB a FF-JK.

b) Disear circuito de conversin de FF-JK a FF-AB.

SOLUCION:

De la tabla tenemos que:

Qn+1

0 0 0
0 1 Qn
1 0 Qn
1 1 1

4
Su ecuacin caracterstica sera:

Qn Qn+1

0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
1 0
0 0
1 1
0 1
1 0
0 1
1 1

Aplicando Karnaugh para Qn+1:

A A'
1 1 1 0 B
1 0 0 0 B'
Qn' Qn Qn Qn'

Se sabe que la ecuacin caracterstica del FF-JK es:

Comparando las 2 ecuaciones se tiene que:

5
Implementando:

Conversin de de FF-JK a FF-AB:

A 0

2
4 15
Q

S
J Q ?
(CLK)
1
CLK
16 14
K Q ? Q'

R
3
U2:A
1 2
B 0
74LS04

Conversin de de FF-AB a FF-JK:

J 0
2

4 15
A Q
S

J Q ?
(CLK)
1
CLK
16 14
B
K Q ? Q'
R
3

U2:A
1 2
K 0
74LS04

6
3.- Analizando la estructura interna del IC 555 y su operacin en modo astable,
desarrollar:

a) Demostrar que la frecuencia es

b) Determinar el intervalo de valores del ciclo de trabajo, para un circuito astable

convencional.

SOLUCION:

a) Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro,
y poder analizar el tiempo de carga y descarga del condensador.

Para el tiempo de carga se tiene que:

( )

Teniendo en cuenta que el condensador esta cargndose de 01/3, entonces:

Reemplazando, tenemos que:

( )( )

( )( )

( )( )

Para el tiempo de descarga se tiene que:

( )

7
 Teniendo en cuenta que el condensador esta descargndose de 1/32/3, entonces:

Reemplazando, tenemos que:

( )( )

( )( )

( )( )

El periodo sera:

b) El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo

total (T) por el 100%.

En un caso especial se da que , esto se cumple cuando el ; en dicho

caso el ciclo de trabajo estar comprendido entre los siguientes valores:

8
4.- Disear un circuito digital; que permita visualizar en 2 display numricos. Los
resultados de una competencia atltica, en el cual participan 8 personas por vez.
Considere que en la meta existen sensores de llegada para cada participante. Los
resultados se visualizan desde el momento, en que todos los participantes lleguen a la
meta.

SOLUCION:

Nos piden que en un display muestre el nmero de la camiseta del participante y en el

otro el puesto en el que quedo, para lo cual en la meta hay sensores.

U3 U5
14 12 7 13
U1:A CKA Q0 A QA
1 9 1 12
0 1
CKB Q1
Q2
8 2
B
C
QB
QC
11
3 11 6 10
Q3 D QD
2 2 4 9

2
U2:A R0(1) BI/RBO QE
3 5 15
0 74LS32 1 U4:A 6
R0(2)
R9(1)
3
RBI
LT
QF
QG
14
3 74LS04 7
R9(2)
2 74LS47
U1:B

1
7490
0 4 74LS32 Este display muestra el puesto en que ah
6
5 U2:C quedado cada participante.
9
0 74LS32 8
10

U1:C 74LS32
0 9
8
10
U2:B
0 74LS32 4
6
5
U1:D
0 12 74LS32
11
13

0 74LS32

U6 U7
7 13
D0 Q0 A QA
1 12
D1 Q1 B QB
2 11
D2 Q2 C QC
6 10
D3 Q3 D QD
4 9
D4 BI/RBO QE
5 15
D5 RBI QF
3 14
D6 LT QG
D7
74LS47
D8
D9

EI EO Este display muestra el numero de la camiseta

ENCODER_10_4
de cada participante.

9
 c)
a)

d)
b)

SOLUCION:
RELOJ UTILIZANDO SOLO FF-JK Y PUERTAS LOGICAS
Utilizar IC7493
Utilizar IC 7490

U6:B U6:A U5:B U5:A U1

7
2
7
2
7 13
A QA
9 11 4 15 9 11 4 15 1 12

S
S
S
S
J Q J Q J Q J Q B QB
U6:B(CLK) 2 11
C QC
6 1 6 1 6 10
CLK CLK CLK CLK D QD
4 9
BI/RBO QE
12 10 16 14 12 10 16 14 5 15
K Q K Q K Q K Q RBI QF

R
R
R
R
3 14
LT QG

8
3
8
3
74LS76 74LS76 74LS76 74LS76U9:A 74LS47
2
3
1
U8:A U7:B U7:A

2
7
2
74LS00 U2
4 15 9 11 4 15 7 13

S
S
S
J Q J Q J Q A QA
1 12
B QB
1 6 1 2 11
CLK CLK CLK C QC
6 10
D QD
16 14 12 10 16 14 4 9
K Q K Q K Q BI/RBO QE

R
R
R
5 15
RBI QF
3 14

3
8
3
LT QG
74LS76 74LS76 74LS76
(00-23hrs) y minutos (00-59) en tiempo real.

10
74LS47

U9:B
Utilizar solamente FF-D y puertas lgicas

4
Utilizar solamente FF-JK y puertas lgicas

6
5

74LS00

U11:A

2
U3
U10:B U10:A U8:B

7
2
7
4 15 7 13

S
J Q A QA
1 12
B QB
1 9 11 4 15 9 11 2 11

S
S
S
CLK J Q J Q J Q C QC
6 10
D QD
16 14 6 1 6 4 9
K Q CLK CLK CLK BI/RBO QE

R
5 15
RBI QF
12 10 16 14 12 10 3 14

3
K Q K Q K Q LT QG

R
R
R
74LS76
U9:C 74LS47

8
3
8
74LS76 74LS76 74LS76 9
8
10

U11:B U12:A U12:B

3
7
2
7
74LS00
U4
9 11 4 15 9 11 7 13

S
S
S
U13:A J Q J Q J Q A QA
74LS08 1 12
B QB
6 1 6 2 11
CLK CLK CLK C QC
6 10
D QD
12 10 16 14 12 10 4 9
K Q K Q K Q BI/RBO QE

R
R
R

U9:D 5 15
RBI QF
12 3 14

1
2
8
3
8

LT QG
74LS76 74LS76 74LS76 11
13 74LS47

74LS00
5.- Disear el circuito de un reloj digital, que permita visualizar en displays; las horas
 RELOJ UTILIZANDO SOLO FF-D Y PUERTAS LOGICAS
U3
U10 7 13
A QA
7 13 1 12
A QA B QB
1 12 2 11
U18 B QB C QC
2 11 6 10
C QC D QD
7 13 6 10 4 9
A QA D QD BI/RBO QE
1 12 4 9 5 15
B QB BI/RBO QE RBI QF
2 11 5 15 3 14
C QC RBI QF U1:A U1:B U2:A LT QG

4
10
4

6 10 3 14
D QD U7:B U9:A U9:B LT QG

10
4
10
4 9 7448
BI/RBO QE
5 15 2 5 12 9 2 5

S
S
S

7448
RBI QF D Q D Q D Q
3 14 12 9 2 5 12 9

S
S
S
U16:A U16:B LT QG D Q D Q D Q

4
10
3 11 3
CLK CLK CLK
7448 11 3 11
CLK CLK CLK
2 5 12 9 6 8 6

S
S
D Q D Q Q Q Q

R
R
R

8 6 8
Q Q Q

R
R
R
3 11

1
1

CLK CLK 13
7474 7474 7474

13
13
6 8 7474 7474 7474
Q Q

R
R
U4
U19 U11

1
13
7474 7474

NAND
NAND NAND
U6
U14 7 13
A QA
7 13 1 12
A QA B QB
1 12 2 11
U21 B QB C QC
2 11 6 10
C QC D QD
7 13 6 10 4 9
A QA D QD BI/RBO QE
1 12 4 9 5 15
B QB BI/RBO QE RBI QF
2 11 5 15 3 14
C QC RBI QF LT QG
6 10 3 14
D QD LT QG U2:B U5:A U5:B U7:A
10
4
10
4

4 9 7448
BI/RBO QE U12:A U12:B U13:A U13:B

4
10
4
10
5 15 7448
RBI QF
3 14 U2:B(CLK) 12 9 2 5 12 9 2 5
S
S
S
S

LT QG D Q D Q D Q D Q
2 5 12 9 2 5 12 9

S
S
S
S
U17:B U20:A U20:B U22:A D Q D Q D Q D Q

10
4
10
4
7448 11 3 11 3
CLK CLK CLK CLK
3 11 3 11
CLK CLK CLK CLK
12 9 2 5 12 9 2 5 8 6 8 6

S
S
S
S
D Q D Q D Q D Q Q Q Q Q
R
R
R
R

6 8 6 8
Q Q Q Q

R
R
R
R
11 3 11 3 U8
1
1

CLK CLK CLK CLK U15

13
13

7474 7474 7474 7474

1
1

13
13
8 6 8 6 7474 7474 7474 7474
Q Q Q Q

R
R
R
R
U23

1
1

13
13
7474 7474 7474 7474 NAND
NAND

NAND

11
RELOJ UTILIZANDO SOLO IC 74LS93

U12 U10 U8 U6 U3 U4
14 3 14 3 14 3 14 3 14 3 14 3
QG LT QG LT QG LT QG LT QG LT QG LT
15 5 15 5 15 5 15 5 15 5 15 5
QF RBI QF RBI QF RBI QF RBI QF RBI QF RBI
9 4 9 4 9 4 9 4 9 4 9 4
QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO
10 6 10 6 10 6 10 6 10 6 10 6
QD D QD D QD D QD D QD D QD D
11 2 11 2 11 2 11 2 11 2 11 2
QC C QC C QC C QC C QC C QC C
12 1 12 1 12 1 12 1 12 1 12 1
QB B QB B QB B QB B QB B QB B
13 7 13 7 13 7 13 7 13 7 13 7
QA A QA A QA A QA A QA A QA A
7448 7448 7448 7448 7448 7448

U1(CKA)
U11 U9 U7 U5 U2 U1
14 12 14 12 14 12 14 12 14 12 14 12
CKA QA CKA QA CKA QA CKA QA CKA QA CKA QA
1 9 1 9 1 9 1 9 1 9 1 9
CKB QB U16 CKB QB U17 CKB QB U15 CKB QB U14 CKB QB U13 CKB QB
8 8 8 8 8 8
QC QC QC QC QC QC
11 11 11 11 11 11
QD QD QD QD QD QD
2 2 2 2 2 2
R0(1) R0(1) R0(1) R0(1) R0(1) R0(1)
3 3 3 3 3 3
R0(2) R0(2) R0(2) R0(2) R0(2) R0(2)
7493 AND 7493 AND 7493 AND 7493 AND 7493 AND 7493

RELOJ UTILIZANDO SOLO IC 74LS90

6.- Para un circuito secuencial se tiene:

U12 U10 U8 U6 U4 U2
13 7 13 7 13 7 13 7 13 7 13 7
QA A QA A QA A QA A QA A QA A
12 1 12 1 12 1 12 1 12 1 12 1
QB B QB B QB B QB B QB B QB B
11 2 11 2 11 2 11 2 11 2 11 2

12
QC C QC C QC C QC C QC C QC C
10 6 10 6 10 6 10 6 10 6 10 6
QD D QD D QD D QD D QD D QD D
9 4 9 4 9 4 9 4 9 4 9 4
QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO
15 5 15 5 15 5 15 5 15 5 15 5
QF RBI QF RBI QF RBI QF RBI QF RBI QF RBI
14 3 14 3 14 3 14 3 14 3 14 3
QG LT QG LT QG LT QG LT QG LT QG LT
7447 7447 7447 7447 7447 7447

U11 U9 U7 U5 U3 U1(CKA) U1
14 12 14 12 14 12 14 12 14 12 14 12
CKA Q0 CKA Q0 CKA Q0 CKA Q0 CKA Q0 CKA Q0
1 9 1 9 1 9 1 9 1 9 1 9
CKB Q1 CKB Q1 CKB Q1 CKB Q1 CKB Q1 CKB Q1
8 8 8 8 8 8
Q2 Q2 Q2 Q2 Q2 Q2
11 11 11 11 11 11
Q3 Q3 Q3 Q3 Q3 Q3
2 2 2 2 2 2
R0(1) R0(1) R0(1) R0(1) R0(1) R0(1)
3 3 3 3 3 3
R0(2) R0(2) R0(2) R0(2) R0(2) R0(2)
6 6 6 6 6 6
R9(1) R9(1) R9(1) R9(1) R9(1) R9(1)
7 7 7 7 7 7
R9(2) R9(2) R9(2) R9(2) R9(2) R9(2)
7490 7490 7490 7490 7490 7490


Desarrolle:

a) Tabla de estados
b) Determinar secuencia de estados

SOLUCION:

Implementacin:

U4:A
1
3 U4:C
2 U3:D 10
12 8
74LS08 11 9
13
U4:B 74LS08
4 74LS32
6
5
U6:A
2 74LS08 U3:A
3 1
1 3
2
74LS08
74LS32

U1:A U1:B U2:A U2:B

2

7
U1:A(CLK)
4 15 9 11 4 15 9 11
S

S
J Q J Q J Q J Q
1

16
CLK
1 14
6

12
CLK
2 10
1

16
CLK
3 14
6

12
CLK
4 10
K Q K Q K Q K Q
R

R
3

8
74LS76 74LS76 74LS76 74LS76

U5:A
2
3 U3:B
1 U3:C 4
9 6
6

74LS32 8 5
U5:B 10
74LS32 74LS32
U4:D 74LS32
13
11
12
U6:B
4

74LS08 5
6
4

74LS08

De la tabla de verdad del FF-JK se tiene que:

Qn+1

13
 0 0 Qn
0 1 0
1 0 1
1 1 Qn

Entonces tenemos que:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 0 1 1 0 1 0 1
12 1 1 0 0 1 1 1 0 1 1 1 0
7 0 1 1 1 1 1 0 1 0 1 0 0
9 1 0 0 1 0 1 0 0 1 0 1 0
3 0 0 1 1 1 1 0 1 1 0 0 1
10 1 0 1 0 1 1 1 0 0 1 0 1
4 0 1 0 0 1 1 1 1 0 1 0 1
8 1 0 0 0 1 0 1 0 0 1 1 0
13 1 1 0 1 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0

Viendo del cuadro podemos apreciar que hay 10 estados:

0, 3, 4, 5, 7, 8, 9, 10, 12,13; los cuales estn intercalados de la siguiente forma:

0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,

7.- Disear un contador que realice la generacin de los estados siguientes:

C1 C2 ESTADOS
0 0 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,

14
 0 1 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,
1 0 0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,
1 1 0, 1, 2, 13, 14, 15, 14, 2, 1, 2, 13, 14, 13,

SOLUCION:

Para el 1er Caso, cuando:

0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,

Implementacin:

U1
15 3
D0 Q0 ?
U1(CLK) 1 2
D1 Q1 ?
10 6
D2 Q2 ?
9 7
D3 Q3 ?
13
RCO
14
CLK
4
E
5
D/U
11
U2:A PL
12
2

TC
4 15 74LS191
S

J Q
1
CLK
16 14
K Q
R
3

74LS76

En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 y
una vez que llega al mximo o mnimo valor da un pulso por la pata 13 (RC0), el cual la
vamos a aprovechar para mandarla a la seal de un FF-JK que esta en estado de
memoria (J=1 y K=1), el cual va hacer que el contador que estaba en Up al inicio
cambie a Down y as sucesivamente.

Para el 2do Caso, cuando:

0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,

Implementacin:

15
 U2 U1
15 3 15 3
D0 Q0 D0 Q0 ?
1 2 1 2
D1 Q1 D1 Q1 ?
10 6 10 6
D2 Q2 D2 Q2 ?
9 7 9 7
D3 Q3 D3 Q3 ?
13 U1(CLK) 13
RCO RCO
14 14 U3:A
CLK CLK
4 4
E E
5 5 1 2
D/U D/U U4:A
11 11
PL PL
12 12 1
TC TC 74LS04
3
74LS191 74LS191 U3:B 2

3 4 74LS32

74LS04
U3:C

8
5 6 U4:B
U4:C 4
74LS32 6
74LS04
U3:D 5

13 12 74LS32

74LS04

10

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a

contar de 0 a 15, despus que llegue a 15 la pata 12(TC) de dicho contador se conecta a
la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma
vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15
mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar
como registro y va a salir lo que esta en la entrada o sea lo que te bote el 1er contador.

Para el 3er Caso, cuando:

0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,

En este circuito se va a usar dos contadores uno en Up y el otro en Down, tambin se va

a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este
caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do
contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load
del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B
siempre se va a cumplir entonces siempre esa salida va a estar en 1 y cuando cambie
a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y as
sucesivamente hasta obtener nuestra secuencia deseada.

Implementacin:

16
 U4:B
4 3

U274LS04 U3 U1(CLK)
15 3 10 U1
D0 Q0 A0
1 2 12 15 3
D1 Q1 A1 D0 Q0 ?
10 6 13 1 2
D2 Q2 A2 D1 Q1 ?
9 7 15 10 6
D3 Q3 A3 D2 Q2 ?
13 9 9 7
RCO B0 D3 Q3 ?
14 11 13
CLK B1 RCO
4 14 14
E B2 CLK
5
D/U
1
B3 U4:A 4
E
11 2 7 5
PL A<B QA<B D/U
12 3 6 1 2 11
TC A=B QA=B PL
4 5 12
A>B QA>B TC
74LS191
74LS04
74LS85 74LS191

8.- Disear un circuito digital para activar lmparas en la secuencia siguiente:

17
 LA NO SI NO SI NO SI NO SI NO SI SI
LB NO NO SI SI NO SI SI NO SI SI NO
LC NO NO SI NO SI SI SI SI NO SI SI
LD NO SI NO NO SI NO SI SI NO SI NO

SOLUCION:

Hay dos formas de solucionar el problema: una es usando un contador y haciendo

Karnaugh para cada salida, o hacindolo por secuencia de estados.

1er Caso: Por secuencia de estados

LA 0 1 0 1 0 1 0 1 0 1 1
LB 0 0 1 1 0 1 1 0 1 1 0
LC 0 0 1 0 1 1 1 1 0 1 1
LD 0 1 0 0 1 0 1 1 0 1 0

La secuencia de estados es:

0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10

Haciendo la tabla de habilitacin con FF-JK, tenemos:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 X 0 X 0 X 1 X
9 1 0 0 1 X 1 1 X 1 X X 1
6 0 1 1 0 1 X X 0 X 1 0 X
12 1 1 0 0 X 1 X 1 1 X 1 X
3 0 0 1 1 1 X 1 X X 0 X 1
14 1 1 1 0 X 1 X 0 X 0 1 X
7 0 1 1 1 1 X X 1 X 0 X 0
11 1 0 1 1 X 0 0 X X 1 X 1
8 1 0 0 0 X 0 1 X 1 X 1 X
15 1 1 1 1 X 0 X 1 X 0 X 1
10 1 0 1 0 X 1 0 X X 1 0 X

Aplicando Karnaugh para las funciones, de lo cual obtenemos:

18


Implementacin:

U6:A
2
3
1

U4:D 74LS32
13 U5:D
11 13
12 11
12
74LS32
U4:B 74LS08 U3:B
4 5
6 6
5 4

74LS32 74LS136

U1:A U1:B U2:A U2:B

2

7
U1:A(CLK)
4 15 9 11 4 15 9 11
S

S
J Q J Q J Q J Q
1

16
CLK
1 14
6

12
CLK
2 10
1

16
CLK
3 14 12
6
CLK
4 10
K Q K Q K Q K Q
R

R
3

74LS76 74LS76 74LS76 8 74LS76

U3:A
1 U4:A
3 1
2 3
2
74LS136
74LS32
U5:A
1
3
2

74LS08 U5:B
5
6
4

74LS08

U4:C
10 U5:C
8 10
9 8
9
74LS32
74LS08

2do Caso: Con un contador y puertas lgicas

19
 LA 0 1 0 1 0 1 0 1 0 1 1
LB 0 0 1 1 0 1 1 0 1 1 0
LC 0 0 1 0 1 1 1 1 0 1 1
LD 0 1 0 0 1 0 1 1 0 1 0

Obtenemos la siguiente tabla:

La Lb Lc Ld d c b a
0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 1
0 1 1 0 0 0 1 0
1 1 0 0 0 0 1 1
0 0 1 1 0 1 0 0
1 1 1 0 0 1 0 1
0 1 1 1 0 1 1 0
1 0 1 1 0 1 1 1
0 1 0 0 1 0 0 0
1 1 1 1 1 0 0 1
1 0 1 0 1 0 1 0

Aplicando Karnaugh para La:

d d'
a' X X 0 0
c
a X X 1 1
a 1 X 1 1
c'
a' 0 1 0 0
b' b b b'

Aplicando Karnaugh para Lb:

d d'
a' X X 1 0
c
a X X 0 1
a 1 X 1 0
c'
a' 1 0 1 0
b' b b b'

Aplicando Karnaugh para Lc:
d d'
a' X X 1 1 c

20
 a X X 1 1
a 1 X 0 0
c'
a' 0 1 1 0
b' b b b'

Aplicando Karnaugh para Lc:

d d'
a' X X 1 1
c
a X X 1 1
a 1 X 0 0
c'
a' 0 1 1 0
b' b b b'

Implementacin:

U4:B
5
6
4
6

74LS08 U2:B
74LS08
4

U1 U3:A
U1(CKA) 14 12 1
CKA QA
1
CKB QB
QC
QD
9
8
11 9
U2:C 2
3
?
La
2 8 74LS32
R0(1)
3 10
R0(2)
74LS93 74LS08
U5:A U2:D
1 2 12 U3:B
11 4
13 6
1

74LS04
5
1

74LS08
1

74LS32

U2:A
2

U3:D
2

1
2

3 12
2 11
Lb
2

U4:A ?
13
1 74LS08
3 74LS32
2
U3:C
74LS08 9
8
10
U6:D
3

1 74LS32 12
3 11
2 13

74LS08

U4:D
U5:B 12
11 1
U6:A
9
U7:C ?
Lc
3 4 13 3 8
2 10
74LS08
74LS04
74LS08 74LS32

U6:B
4
6 U7:A
U4:C 5 1
9 3
8 74LS08 2
10
74LS32
74LS08

U7:D
12 U7:B
11 U6:C 4
13

74LS32
9

10
8 5
6
?
Ld
74LS32
74LS08

9.- Disear divisor de frecuencia:

a) Entre 4
b) Entre 7

21
 c) Entre 9
d) Entre 12
e) Entre 24
f) Entre 60

Utilizando FF-JK.

SOLUCION:

a) Divisor de frecuencia entre 4

?
U1:A U1:B
2

7
U1:A(CLK) 4 15 9 11
S

S
J Q J Q
1 6
CLK CLK
16 14 12 10
K Q K Q
R

R
3

8
74LS76 74LS76

b) Divisor de frecuencia entre 7

?

U1:A U1:B U2:A

2

U1:A(CLK) 4 15 9 11 4 15
S

J Q J Q J Q
1 6 1
CLK CLK CLK
16 14 12 10 16 14
K Q K Q K Q
R

R
3

74LS76 74LS76 74LS76

2
2 1 3 2
1 3
1

c) Divisor de frecuencia entre 9

22
 ?

?
U1:A U1:B U2:A U2:B

7
U1:A(CLK) 4 15 9 11 4 15 9 11

S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q

R
3

8
74LS76 74LS76 74LS76 74LS76

2
2 1 3
1

d) Divisor de frecuencia entre 12

?

?
U1:A U1:B U2:A U2:B
2

7
U1:A(CLK) 4 15 9 11 4 15 9 11
S

S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R

R
3

8
74LS76 74LS76 74LS76 74LS76

2
2 1 3
1

e) Divisor de frecuencia entre 24

?

U1:A U1:B U2:A U2:B U3:A

2

U1:A(CLK) 4 15 9 11 4 15 9 11 4 15
S

J Q J Q J Q J Q J Q
1 6 1 6 1
CLK CLK CLK CLK CLK
16 14 12 10 16 14 12 10 16 14
K Q K Q K Q K Q K Q
R

R
3

74LS76 74LS76 74LS76 74LS76 74LS76

2
2 1 3
1

f) Divisor de frecuencia entre 60

23
 ?

?
U1:A U1:B U2:A U2:B U3:A U3:B

7
U1:A(CLK) 4 15 9 11 4 15 9 11 4 15 9 11

S
J Q J Q J Q J Q J Q J Q
1 6 1 6 1 6
CLK CLK CLK CLK CLK CLK
16 14 12 10 16 14 12 10 16 14 12 10
K Q K Q K Q K Q K Q K Q

R
3

8
74LS76 74LS76 74LS76 74LS76 74LS76 74LS76

2 2
2 1 3 3
1 1

2
3
1

10.- Disear el circuito a partir del diagrama siguiente:

24
SOLUCION:

M= Entrada
N= Salida

Haciendo la tabla de estados:

EST. Q2n Qn M N Q2n+1 Qn+1

0 0 0 0 1 0 1
1 0 0 1 0 1 1
2 0 1 0 0 0 1
3 0 1 1 1 1 0
4 1 0 0 1 1 1
5 1 0 1 0 0 0
6 1 1 0 0 1 0
7 1 1 1 1 1 1

Aplicando Karnaugh para Q2n+1:

Q2n Q2n'
1 1 1 0 Qn
1 0 1 0 Qn'
M' M M M'

Aplicando Karnaugh para Qn+1:

25
 Q2n Q2n'
0 1 0 1 Qn
1 0 1 1 Qn'
M' M M M'

Aplicando Karnaugh para N:

Q2n Q2n'
0 1 1 0 Qn
1 0 0 1 Qn'
M' M M M'

De las formulas de la ecuacin caracterstica de los FF-JK, se tiene que:

Comparando con los resultados, nos da:

Implementando:

26
 U4:A U3:B
2 4 3
3
?
1
74LS04
U1:A(CLK) 74LS32

U2:B
U1:A U1:B 4

7
6
4 15 9 11 5
0

S
J Q J Q
?
1 6 74LS136
CLK CLK
16 14 12 10
K Q K Q

R
3

8
74LS76 74LS76

U2:A U3:A
1
3 1 2
?
2
74LS04
74LS136
U5:A
1
3
2

74LS08

27