ING.

JOSE ESTRADA MONTES

 Arquitectura PIC24FJ128GA010
Arquitectura Harvard.
Alcanza 16 MIPS @ 32 MHz
Datos de 16 bits
Instrucciones de 24 bits *Program Space Visibility (PSV)

ING. JOSE ESTRADA M.

 Arquitectura PIC24FJ128GA010
El Core del CPU contiene un ALU de 16 bits.
Con hardware multiplicador 17 bit x 17 bit.
Con divisor 32 bit por 16 bit.
Registro W de 16 x 16 bit.

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 Arquitectura PIC24FJ128GA010
IntrRC 8MHz w/PLL
WDT & Pwr Mgmt.
128 KB 8 KB
Flash Memory Data Memory 500 Ksps 10b ADC

(2) Comparators

Peripheral Pin Select

Memory Bus (5) 16b Timers
Input Capture

Interrupt
Control
16 MIPS 16-bit Core Output Compare/PWM

Peripheral Bus
16b X16b W (2) UART w/LIN & IrDA
16b ALU
Control Register Array
(2) SPI
17b x 17b Address
(2) IC
Multiply Generator Unit
CRC
JTAG Multi-bit
Interface Shifter Real Time CC
PMP

100-pin TQFP Packages

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 Arquitectura PIC24FJ128GA010
Instrucciones de
MCU

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 Arquitectura PIC24FJ128GA010

Instrucciones de MCU
Ofrecen la capacidad de
control en tiempo real de
un microcontrolador.
Interrupciones
priorizadas.
Perifricos incluidos.

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 Arquitectura PIC24FJ128GA010

Un banco RAM
Memoria programa
Memoria EEPROM
16 Registros W
Perifricos
mdulos hardware
(Watchdog, ADC ,
I2C,UART, entre
otros)

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 Mapa de memoria RAM
MS Byte LS Byte
16-bits
Address Address

0x0001 0x0000
SFR Space
2 KB de espacio 0x0801 0x0800
para SFR Data Space
8 KB

Hasta 8 KB de 0x2801 0x2800

memoria de
datos. 0x8001 0x8000

Memoria de 32 KB
datos extendida Program Space
Visibility (PSV)
utilizando el PSV
0xFFFF 0xFFFE

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Mapa de memoria RAM
15 0
SFR Space

Data Memory

0x8000

0x9000

32 KB
Program Space
Visibility (PSV)
0xFFFE
Memoria de Datos

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 Arquitectura PIC24FJ128GA010

Un banco RAM
Memoria programa
16 Registros W
Perifricos
mdulos hardware
(Watchdog, ADC ,
I2C,UART, entre otros)

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 Memoria de Programa
Reset Vector 0x000000

Hasta 44 KB de Interrupt
Vector
0x000004

Memoria de Programa Table

Vectores para 0x000200

Interrupciones Flash Program

Memory
Tabla de apuntadores (up to 44K
Instructions)

Visibilidad de la
Memoria de Programa Unimplemented 0x015800

Reserved 0x800000

0xF80010
Reserved

0xFFFFFE

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 Memoria de Programa

Reset
Vector de
Interrupcin(IVT)
Vector de
Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin
de la Flash
Registros de
configuracin del
dispositivo.
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 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

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 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

ING. JOSE ESTRADA M.

 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

ING. JOSE ESTRADA M.

 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

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 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

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 Memoria de Programa

Reset
Vector de Interrupcin(IVT)
Vector de Interrupcin
Alternativo(AIVT)
Memoria Flash
Palabras de configuracin de la
Flash
Registros de configuracin del
dispositivo.

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 Arquitectura PIC24FJ128GA010

Un banco RAM
Memoria programa
Memoria EEPROM
16 Registros W
Perifricos
mdulos hardware
(Watchdog, ADC ,
I2C,UART, entre otros)

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 Arquitectura PIC24FJ128GA010

Los registros de trabajo,

funcionan como datos o direccin
o registros de desplazamiento.

W0 es el registro W para todas

las instrucciones que realizan el
registro de archivos de
direccionamiento.

Los registros W0, W1,W2 y W3

tienen un registro oculto asociado
con ellos (usando instrucciones
push y pop), tal como puede verse
en la figura.

Dicho registro oculto se utiliza

como un registro de retencin
temporal y puede transferir su
contenido en un solo ciclo.

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 Arquitectura PIC24FJ128GA010

W15 esta dedicado al Stack

Pointer (SP). Se modifica
automticamente por el
procesamiento de
excepciones, y/o llamadas a
subrutinas y/o retornos.

Cabe indicar que W15 puede

ser referenciado tal como los
dems registros W.

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 Arquitectura PIC24FJ128GA010

Un banco RAM
Memoria programa
Memoria EEPROM
16 Registros W
Perifricos
Mdulos hardware
(Watchdog, ADC ,
I2C,UART, entre
otros)

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 Arquitectura PIC24FJ128GA010

Un banco RAM
Memoria programa
Memoria EEPROM
Motor DSP
16 Registros W
Perifricos
Mdulos hardware
(Watchdog, ADC ,
I2C, UART, Timers,
RTCC, entre otros)

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 Arquitectura PIC24FJ128GA010

ALU de 16 bits con

capacidad de suma, resta,
desplazamiento de bits y
operaciones lgicas.
Un bloque Multiplicador de
17 x17 bits de alta
velocidad, con signo o sin
signo o combinado.
Un modulo Divisor que
soporta 32 bit/16 bit y
16bit/16 bit con signo o sin
signo.

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 Arquitectura PIC24FJ128GA010
Sistema de Oscilador flexible
Manejo flexible del reloj para cubrir un varios requerimientos
Oscilador interno RC de alta frecuencia
Control flexible del reloj del CPU y Perifricos
Monitoreo del reloj principal
Conmutacin entre las diferentes opciones de reloj

Internal Low Freq. RC

Calibrated PLL
Internal High Freq. RC or bypass System
and Clock
EC Clock Clock
Divide
XT, HS
OSC1 Primary
Xtal OSC
OSC2

32 kHz
SOSCI
Timer1 Xtal
OSC
SOSCO

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 Arquitectura PIC24FJ128GA010
Oscillator
Oscilador
primario externo
Oscilador
secundario a
32.768 kHz
Oscilador interno
(FRC) RC de 8
MHz
Oscilador interno
LPRC de 31 kHz
PLL(phase-locked
loop)
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 Arquitectura PIC24FJ128GA010
Oscillator
Oscilador
primario externo
Oscilador
secundario a
32.768 kHz
Oscilador interno
(FRC) RC de 8
MHz
Oscilador interno
LPRC de 31 kHz
PLL(phase-locked
loop)
ING. JOSE ESTRADA M.
 Arquitectura PIC24FJ128GA010
Oscillator
Oscilador
primario externo
Oscilador
secundario a
32.768 kHz
Oscilador interno
(FRC) RC de 8
MHz
Oscilador interno
LPRC de 31 kHz
PLL(phase-locked
loop)
ING. JOSE ESTRADA M.
 Arquitectura PIC24FJ128GA010
Oscillator
Oscilador
primario externo
Oscilador
secundario a
32.768 kHz
Oscilador interno
(FRC) RC de 8
MHz
Oscilador interno
LPRC de 31 kHz
PLL(phase-locked
loop)
ING. JOSE ESTRADA M.
 Arquitectura PIC24FJ128GA010
Oscillator
Oscilador
primario externo
Oscilador
secundario a
32.768 kHz
Oscilador interno
(FRC) RC de 8
MHz
Oscilador interno
LPRC de 31 kHz
PLL(phase-locked
loop)
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Modo de operacin del Reloj

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Modo de operacin del Rcloj

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 Ciclo de Instruccin
Las fuentes oscilador principal y FRC tienen la opcin de usar el PLL interno 4x y la
frecuencia de reloj del FRC se puede reducir por el divisor de reloj programable.
El resultado del Sistema Oscilador Flexible, es el reloj del CPU que se divide por
dos para producir el reloj de ciclo de instruccin interna, FCY (FOSC / 2). El
diagrama de tiempos en la Figura muestra la relacin entre la fuente de reloj del
CPU y la ejecucin de la instruccin.

ING. JOSE ESTRADA M.

SISTEMAS DIGITALES BASADOS EN
MICROPROCESADORES

MUCHAS GRACIAS

ING. JOSE ESTRADA MONTES