TALLER DE DISEO DE SISTEMAS DIGITALES

MAYRA TORRES

DIEGO RESTREPO GALVAN

JHONNYS MEZA

ING. LUIS ACOSTA

UNIVERSIDAD DEL MAGDALENA

SANTA MARTA D.T.C.H.

Defina que es una entidad y que es una arquitectura, adems cual es
la declaracin de cada una.
R/ ENTIDAD: Es el modelo de interfaz de un circuito con el exterior
mediante unos terminales de entrada y de salida.
la declaracin de esta es:

ENTITY Nombre_entidad IS
PORT ( Nombre de seal: modo tipo de seal;
. . .
Nombre de seal: modo tipo de seal ) ;
END nombre_entidad ;

ARQUITECTURA: menciona y tiene en cuenta el funcionamiento del

circuito.
La declaracin es:
ARCHITECTURE nombre_arquitectura OF nombre_entidad IS
Declaracin de tipos
Declaracin de seales.
Declaracin de constantes
Declaracin de componentes
Definicin de funciones
Definicin de procedimientos

BEGIN
Enunciado concurrente
. . .
Enunciado concurrente
END nombre_arquitectura;

Las arquitecturas se distinguen de acuerdo al estilo de programacin

establezca las diferencias entre cada tipo de estilo o de programacin
ayudndose con un ejemplo para cada estilo.
R/ El ejemplo base es:
ARCHITECTURE and_2ent OF ejemplo1 IS
BEGIN
F <= a AND b;
END and_2ent;
3. Que son las PACKAGE en descripcin de hardware.
R// Un paquete VHDL contiene subprogramas, definiciones constantes y/o
definiciones de tipos que se utilizarn en una o ms unidades de diseo.
Cada paquete comprende una "seccin de declaracin", en la que se
declaran los subprogramas, constantes y tipos disponibles , y un "cuerpo
de paquete", en el que se definen las implementaciones de
subprogramas, junto con las constantes y tipos utilizados internamente .
La seccin de declaracin representa la parte del paquete que es "visible"
para el usuario de el mismo. Las implementaciones reales de subrutinas
en el paquete no suelen ser de inters para los usuarios de las mismas.

4. En las arquitecturas se habla de declaraciones concurrentes y

declaraciones secuenciales, explique cada una de ellas ayudndose de un
ejemplo.
R//
En las declaraciones concurrentes encontramos:

Declaracion generate:

En las declaraciones secuenciales encontramos que:

Declaracion if:
 Declaracin case:

Bucle:

Bucle next:
 Bucle exit:

Sentencia process:

5. Cul es la funcin de la palabra reservada process en VHDL.

Un proceso se especifica con la palabra reservada Process. Opcionalmente
se le puede asignar un nombre, ste debe ir antes de process seguido de
dos puntos. El fin del proceso se indica con end process y luego puede
repetirse el nombre del proceso. El cuerpo del proceso est formado por
una lista de proposiciones que debe iniciar con la palabra reservada
begin, la lista termina con el fin del proceso. La declaracin de variables o
constantes se debe hacer antes de la palabra begin.

7.En VHDL existe un tipo de objeto llamado seal explique.

Seales
Las seales se declaran con la palabra reservada SIGNAL, a diferencia con las anteriores este
tipo de elementos pueden ser de varios tipos: normal, register o bus. Es posible asignarles un
valor inicial.
SIGNAL sel : bit := '0';
SIGNAL datos : bit_vector(7 DOWNTO 0);

8. Qu son los vectores y cmo se declaran.

Los vectores son el conjuntos de objetos del mismo tipo ordenados
durante uno o ms ndices que indican la posicin de cada objeto dentro
del vector.
se declaran como vectores de una dimensin ( un indices) > vectores
vectores de ms de una dimensin (varios ndices) > matrices

9.Qu son los TEST BENCH. Escriba un ejemplo para probar un registro.
La finalidad de un testbench no es otro que verificar el correcto funcionamiento de
un mdulo o diseo. El desarrollo de un testbench es tan complejo como la
realizacin de un mdulo a verificar. La ventaja de estos elementos es la posibilidad
de no tener que ser sintetizable.
Para describir un testbench el diseador debe tener siempre presente las
especificaciones de diseo, en la que quedan reflejadas las funciones del diseo y,
por tanto, las funciones a verificar.

initial
begin
en = 1'b0;
din = 8'b0;

// Se espera 30 ciclos
repeat(30)
@(posedge clk) #1;

// Se activan las entradas

en = 1'b1;
din = 8'b10101010;

// Se desactiva la entrada de datos

@(posedge clk) #1;
din = 8'b0;

// Se espera a la seal ready del DUT

wait (ready == 1'b1);
en = 1'b0; // Se desactiva el enable

// Se comprueba el resultado
if (dout == 8'b01010101)
$display("Test OK");
else
$display("Test FAIL");

// Se finaliza el test
@(posedge clk) #1;
$finish;
end
10.Describa una compuerta Tristate en VHDL.
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;

ENTITY triestado IS
PORT(op, entrada: IN std_logic;
salida: OUT std_logic);
END triestado;

ARCHITECTURE synth OF triestado IS

BEGIN
PROCESS(entrada,op)
BEGIN
IF op='1' THEN
salida <= entrada;
ELSE
salida <= 'Z';
END IF;
END PROCESS;
END ARCHITECTURE synth;