1-Que son las Microoperaciones

Son las instrucciones CISC traducidas en la etapa de decodificacin a otras instrucciones con caractersticas
RISC.
2-Dnde se ejecutan estas Microoperaciones
Estas microoperaciones son las que ejecutan el ncleo superescalar del procesador.

3-Cules son los pasos para el funcionamiento de la arquitectura P6?

Las instrucciones se captan de memoria en el orden en que estn en el programa.
Cada instruccin se traduce a una o mas instrucciones de tipo RISC llamadas microoperaciones segn la
terminologa INTEL.
Las microoperaciones se ejecutan desordenadamente en la arquitectura
Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador siguiendo
el orden del flujo del programa original.

4- Qu se puede tener en cuenta para mejorar el rendimiento de las etapas restantes?

Son:
Capacitacin
Decodificacin
Renombramiento de registros
Buffer de reordenamiento
Unidad de emisin/ejecucin
Unidad final de instrucciones
5-Cual es la funcin del MIS (Microcode Instruction Sequencer)?
Es un secuenciador que genera de microoperaciones en el caso de instrucciones maquina complejas necesitan
5 o mas microoperaciones.

6-Cuales son las caractersticas de la etapa de Renombramiento de Registros.

Se realiza en el RAT (Register Allocator) que reasigna las referencias a los 16 registros de la arquitectura a
40 registros fsicos, eliminando las dependencias falsas.
El RAT no puede manejas 3 microoperaciones.
Se puede renombrar tres registros por ciclo.
Una limitacin importante es que solo se pueden leer 2 registros diferentes en cada ciclo.

7-Cuales son los registro de la arquitectura?

Los 8 de coma flotante mas eax, ebx, ecx, edx, esi, edi, ebp.
8-Qu dependencias falsas elimina RAT?
WAW, WAR

9-En que consiste la Unidad de final de instruccin (Retire Unit)

Retira del ROB las Microoperaciones ejecutadas y almacena sus resultados en los registros. Tiene en cuenta si
hubo saltos mal predichos y como consecuencia ciertas Microoperaciones no deben dar lugar a escrituras en
los registros al retirarse del ROB. Es conveniente que las Microoperaciones que ocasionan retardos elevados
no estn muy prximas.

9-Como se realiza la prediccin de saltos en la arquitectura P6

La arquitectura P6 dispone de un BTB ( Branco Target Buffer) con 512 lneas organizadas en 32 conjuntos de
16 byte de la instruccin de salto, los bits 4-8 definen el conjunto y el resto se introducen como una marca.

10-Qu se almacena en BTB?.

En el BTB se almacenan las direcciones de las instrucciones de salto y sus bits de historia.

11-Cmo se comprueba si en el BTB hay informacin de historia de alguna informacin?

Cuando capta 32 bytes de cache el procesador marca el comienzo y el final de cada instruccin en los
primeros 16 bytes.

12-Qu se utiliza para l algoritmo de prediccin dinmica?

Se utiliza un procedimiento de dos niveles basado en 4 bits de historia local (lo que ha ocurrido las 4 ultimas
veces que se ha ejecutado la instruccin de salto: 0 indica que no salto, y 1 que si). Esos 4 bits designan 2 bits
de historia que indican la prediccin que debe hacerse (como si tuviera un esquema de prediccin dinmica de
2 bits).

13-Qu se utiliza en el procedimiento de prediccin estatico?

i. Si la direccin de salto no es relativa al contador de programa IP: predice saltar si el salto es un
return, y no saltar en caso contrario.
ii. Si la direccin de salto es relativa a IP: predice saltar si el salto es hacia atrs (situacin anloga a los
bucles), y no saltar si el salto es hacia delante.

14-Enumere los pasos en que se resume el funcionamiento de la microarquitectura P6.

1. Las instrucciones se captan de memoria en el orden en que estn en el programa.
2. Cada instruccin se traduce a una o ms instrucciones de tipo RISC llamadas microoperaciones, segn la
terminologa de Intel.
3. Las microoperaciones se ejecutan desordenadamente en la microarquitectura.
 4. Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador siguiendo el
orden del flujo de programa original.

15-En la microarquitectura P6 que recomendaciones se pueden seguir para la optimizacin del rendimiento de
la etapa de renombramiento en el RAT?
- Mantener las microoperaciones que leen el mismo registro lo mas cerca posible para que sea mas probable que
entren a la vez en el RAT.
- Mantener las microoperaciones que leen registros diferentes lo mas lejos posible para que no entren a la vez en el
RAT.
- Provocar renombrados de registros para evitar los ciclos perdidos en el acceso a los registros ( si no se introducen
muchas microoperaciones).

16-Cuales son las dos lneas principales a seguir para mejorar las prestaciones de un procesador
superescalar?
Una posibilidad es aumentar el nmero de instrucciones que se procesan por ciclo, la otra es aumentar la frecuencia de
reloj.

17-Cuales son las diferencias entre las P7 del Pentium 4 y P6 del Pentium 3 ?
- El tamao de la cach L1 de datos en el Pentium 4 es de 8KB frente a los16 KB en el Pentium 3.
- En cuanto a la decodificacin, slo utiliza un decodificador ( se han eliminado dos de los tres decodificadores
de la microarquitectura P6).tambin se introduce una cache de traza que sustituye a la memoria cache de
instrucciones y tiene una capacidad de 12 KBytes, pudiendo proporcionar 3 microoperaciones por ciclo.
- Para la prediccin de saltos, en el Pentium 4 se dispone de un BTB (Branch Transfer Buffer)con 4096
elementos o entradas ( 8 veces mas grande que en la microarquitectura P6).
- El Pentium 4 utiliza registros para el renombrado con 128 elementos, frente a las 40 del ROB de la
microarquitectura P6.
- El Pentium 4 tiene 5 unidades de ejecucin entera (3 ALU, 2 AGU;address generador unit )
- La microarquitectura P7 implementa nuevas instrucciones de coma flotante SIMD.
- No se incluye el desplazador barril (barrel shiffter)que existia desde el 386

18-Enumerar las instrucciones de precaptacin en el repertorio de instrucciones IA-32 del Pentium 4?

1. prefetchnta , precapta en un buffer temporal para lectura.

2. prefetcht0, precapta en todas las caches disponibles.
3. prefetcht1,precapta en las caches L2 y L3 pero no en la cache L1.
4. prefetcht2,precapta solo en la cache L3.

19-Que representa cada sigla del nombre POWER PC?

Las siglas de PowerPC vienen de Performance Optimized With Enhanced RISC Performance Chip.

20-A que generacin pertenecen los procesadores POWERPC?

Pertenece a la tercera generacin de tecnologa RISC

21-Qu caractersticas tiene la arquitectura de los procesadores POWERPC?

De instrucciones de tamao fijo y regular.
Arquitectura de carga/almacenamiento (load/store) .
Instrucciones aritmticas y lgicas son de formato de 3 registros.
Instrucciones un poco fuera de caractersticas RISC:

21-Dentro enunciado de instrucciones un poco fuera de caractersticasQue incluyen dentro de estas?

Una de multiplicacin y acumulacin.
Las de salto condicional.
Tambin existen las de acceso a memoria.

22-Cules son las etapas del procesador POWERPC?

Etapa de pre-captacin (de datos e instrucciones).
Etapa de captacin y decodificacin.
Etapa de agrupamiento y emisin.
Colas de envo (ncleo de ejecucin)
Ncleo de Ejecucin (12 unidades funcionales)
Finalizacin

23-Qu unidades incluyen la etapa de pre-captacin?

L1 (2 unidades separadas)
L1 de 64kb para instrucciones.
L1 de 32kb para datos.
L2 nica de 512kb.

24-A partir de que procesadores POWERPC eran de 64 bits?

Los procesadores de 64 bits (aceptaban tambin 32 bits) empieza en los procesadores POWERPC G5.

25-Mencione las 12 unidades funcionales del nucleo de ejecucin de un procesador POWERPC.

4 Velocity Engine.
 2 unidades de Coma Flotante.
2 unidades de punto fijo.
1 unidad de Evaluacin de registro de condicin.
1 unidad de operaciones de salto.
2 unidades de Carga/Almacenamiento (Load/Store).

26-Cul es la distribucin de las Caches del procesador POWERPC?

El procesador POWERPC posee dos caches, Cache 1 (2 unidades separadas)
L1 de 64kb para instrucciones.
L1 de 32kb para datos.
Y una cache 2 de 512Kb.

27-Qu utilizan los microprocesadores MIPS para realizar la prediccin de direccin de destino de
salto?
Utiliza un algoritmo dinmico de 2 bits.

28-En cul etapa se realiza el re nombramiento de registros en los procesadores MIPS?

En la segunda etapa (decodificacin)

29-Cuntos registros existen para enteros en los procesadores MIPS?

Existen 33 registros lgicos y 64 registros fsicos

30-Cuntos registros existen para coma flotante en los procesadores MIPS?

Existen 32 registros fsicos y 64 registros fsicos

31-Qu utiliza el Microprocesador para detectar dependencias entre las cuatros instrucciones
decodificadas simultneamente?
Utiliza 24 comparadores de 5 bits cada uno.

32-Mediante que se renombran los registros de enteros y coma flotante en los Microprocesadores
MIPS?
Mediante Tabla de correspondencia ( Map tables).

33-En los Procesadores MIPS, las instrucciones decodificadas, excepto saltos incondicionales y las
instrucciones pasan a tres colas segn sea el tipo de instruccin. Cuales son estas tres colas?
Cola para instrucciones con enteros
Cola para instrucciones de coma flotante
Cola de direcciones

34-Cuales son los objetivos del diseo de del UltraSparc III ?

- Aumento de la frecuencia de reloj respecto a los anteriores
- Reduccin de los retardos de ejecucin
- Eliminacin de mayor numero posible de conexiones entre mdulos alejados en la microarquitectura

35-La microarquitectura Sparc esta dividida en seis unidades cuales son estas:
- Unidad de emisin de instrucciones
- Unidad de ejecucin entera
- Unidad de ejecucin de coma flotante
- Unidad de cache de datos
- Unidad de memoria externa
- Unidad de interfaz de sistema
36-Cules son unidades no se consideran dentro del cauce de 14 etapas?

- Unidad de memoria externa

- Unidad de interfaz de sistema

37-Que es el WARF?
Es un banco de registros que permite eliminar caminos de bypass en el cauce de ejecucin para enteros, y a
reducir el tiempo de de ciclo al acortarse el camino de datos para enteros y reducirse la complejidad de los
multiplexores de los caminos de bypass

38-Qu es un multiprocesador monochip y de un ejemplo?

Es un chip que tiene 2 o ms procesadores, el UltraSparc IV consta de 2 UltraSparc III

39-Cual es el comportamiento multihebra simultanea?

Es cuando un nico procesador se comporta como varios procesadores lgicos.
40-En una microarquitectura supersegmentada: Que gestiones se vuelven extremadamente
importantes y complejas?
- La dependencia entre las instrucciones
- Las interrupciones
- Las predicciones incorrectas