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Cdigo: 14190075
Cuestionario Previo
1) Indique la diferencia entre los latches y los flip-flops.
Bueno a decir verdad la relacin entre ambos es muy grande pero sus
diferencias ms radicales pueden ser:
Los Latch es un circuito secuencial muy bsico que esta retroalimentado,
pero un Flip-flop es lo mismo solo que posee un clock o seal de reloj
adicional.
El latch es ms primitivo ya que posee mayor margen de error en sus
formas de memoria, a diferencia del Flip-flop que es ms preciso por tener
aadido un Detector de Flancos despus del Clock.
Mayormente el Latch es un Circuito Discreto a diferencia de las distintos
Chips o Circuitos Integrados muy baratos y comunes en el mercado.
Los latch son el corazn del Flip-flop en todas sus variedades ya que a su
capacidad de memoria se le agrega la capacidad de establecer o borrar la
informacin en l.
Como vemos ambas forma de entrada son en extremo tiles en toda unidad de
memoria en especial los Flip-flops, las diferencias entre ambas ms claras son:
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S R CLK Q
0 0 Ambigua
1 0 0
0 1 1
1 1 0 (sin cambio)
Qu sucede con las salidas si, mientras el pulso de reloj CK est en 1, se
producen cambios en las entradas S y/o R?
No interesa si el CLK est en 1 o en 0 lo que realmente interesa son los flancos de
subida o de bajada ya que estos promueven los disparos en la salida del flip-flop.
No se produce ningn cambio en las entradas S o R y si mantuviese en 1 el CLK
entonces el flip-flop se comporta como un Latch NAND.
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J K CLK Q
0 0 0 (sin cambio)
1 0 1
0 1 0
1 1 0 (conmuta)
Q (t+1) = J () +
Q (t)
Q (t+1) =
+ CLR( J
() +
Q (t))
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=
= 1. Las entradas asncronas estn inactivas y el Flip-flop es
libre de responder a las entradas J, K y CLK; en otras palabras, pueden llevarse
a cabo la operacin con sincronizacin por reloj.
= 0;
= 1. La seal
esta activa y Q se establece en
forma inmediata en 1, sin importar que condiciones estn presentes en las
entradas J, K y CLK. La entrada CLK no puede afectar al Flip-flop mientras que
= 0.
= 1;
= 0. La seal
se activa y Q se borra de inmediato
para quedar en 0, sin importar las condiciones en las entradas J, K o CLK. La
entrada CLK no tiene efecto mientras que
= 0.
=
= 0. Esta condicin no debe utilizarse, ya que puede
producirse una respuesta ambigua.
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()
()
T Q(t) CLK Q(t+1)
0 0 0
1
0 1 1
1 0 1 1
1 1 0
Q(t+1) = T Q(t)
Si se le agrega entradas asncronas
Q(t+1) =
+CLR(T Q(t))
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Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia
TTL. Comencemos:
Compuerta NAND
Compuerta NOR
Compuerta NOT
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Compuerta AND
Flip-flop Tipo D
Latch Transparente
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Flip Flop JK
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Unas veces algunos niveles lgicos pueden aproximarse asintticamente; otras en las
proximidades de algunos de los niveles puede haber oscilaciones cerca de la transicin.
Y generalmente habr algn retardo antes de que una seal haga cualquier pequea
excursin en la direccin de avance. Por todas estas razones, en lugar de especificar
el tiempo de transicin entre un nivel y el siguiente, es ms conveniente especificar el
tiempo que dura la transicin desde el 10% al 90% del intervalo total entre niveles.
Como se ha sealado en el diagrama de tiempos de la seal de reloj, este tiempo de
transicin ser tr(rise). Anlogamente se define un tiempo de bajada tf(fall), como el
tiempo de transicin entre el 90 y el 10% del intervalo entre niveles. Las seales
mostradas se aplican a flip-flops tipo D, cuya transicin de disparo suponemos que se
realiza en la transicin positiva de la seal de reloj, del cero al uno lgico. Esta
transicin se indica en la figura (a) y en la figura (b) se representa una transicin del
cero al uno lgico del dato de entrada D.
Las relaciones entre las seales de las figuras (a) y (b) se entienden si se indica que la
transicin en D debe preceder a la transicin de disparo de reloj un tiempo
denominado tiempo de establecimiento tsetup. Si el flip-flop reconoce y responde
propiamente a la nueva entrada de dato D, con certeza el cambio en D debe preceder
al flanco de reloj un intervalo de tiempo no inferior a tsetup. La figura (c) representa
una transicin de D de 1 a 0.
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Las relaciones entre las figuras (a) y (c) se proponen para indicar que si el cambio en D
se reconoce sin fallo, el nivel D debe mantenerse como mnimo durante un tiempo thold
(tiempo de mantenimiento) despus del flanco de reloj. En conjunto si el flip-flop
responde al cambio en D, este debe ocurrir como mnimo en el instante tsetup anterior
al flanco de reloj y despus de l debe persistir como mnimo un tiempo thold.
Finalmente sealamos que los Sistemas Digitales Pgina 112 instantes en que
transcurren las transiciones se toman normalmente cuando la transicin est en la
mitad de los dos niveles lgicos (50%). Las relaciones entre el flanco de reloj y la
seal de salida en las figuras (d) y (e) indican que si el requerimiento con respecto a
los tiempos de establecimiento y mantenimiento se cumple, habr un retardo de
propagacin tpd (propagation delay) entre el flanco de reloj y la respuesta en las
salidas, Q y Q , del flip-flop. El retardo de la salida que cambia del nivel bajo al alto es
tpd,LH (low-high), y el otro tpd,HL (high-low).
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