Laboratorio N 04: LATCH, FLIP-

FLOPS, MQUINAS DE ESTADOS

FINITOS
Facultad de Ingeniera Elctrica y Electrnica, Universidad Nacional de Ingeniera
INTRODUCCIN

El siguiente Informe Previo muestra bsicamente aplicar el algebra de boole , los cuales
buscan la simplificacion e implementacion de funciones y conversion de codigos que es
un elemento lgico que traduce una palabra de "n" bits a otra de "m" bits las cuales se
refieren al mismo valor decimal en general la utilizacin de las funciones y codigo nos
servir como base para el desarrollo del curso

OBJETIVO
El laboratorio de acuerdo a sus experimentos tiene como finalidad:
Compruebe el funcionamiento de los flip flops en Mquinas de Estados Finitos.
Compruebe el funcionamiento de los flip flops en Registros y Contadores.
Compruebe el funcionamiento de memorias tipo 2716 y/o 2732, as como la
6116 (RAM ESTTICA).

TEORA

A. Circuitos integrados

Un circuito integrado (CI), tambin conocido como chip o microchip, es una

estructura de pequeas dimensiones de material semiconductor, de algunos Field Code Changed

milmetros cuadrados de rea, sobre la que se fabrican circuitos electrnicos que Field Code Changed

est protegida dentro de un encapsulado de plstico o cermica. Field Code Changed

Field Code Changed
Field Code Changed
B. Algebra de boole

El lgebra de Boole difiere de manera importante del algebra ordinaria en que

las constantes y variables booleanas solo pueden tomar 2 valores posibles 0 o
1 . una variable booleana es una cantidad que puede en diferentes ocasiones,
ser igual a 0 o 1.las variables booleanas se emplean con frecuencia para
representar el nivel de voltaje presente en un alambre o en los terminales de
entrada y salida de un circuito.
C. Comparadores

Los comparadores son circuitos combinacionales capaces de comparar dos

combinaciones presentes en sus entradas indicando si son iguales o diferentes;
en caso de ser diferentes, indican cul de las dos es mayor. Tienen tres salidas
que indican el resultado de la comparacin: A=B, A<B y A>B.

El procedimiento para comparar dos datos binarios consiste primero en

comparar el bit ms significativo de cada uno de ellos, si stos son iguales, se
compara el siguiente bit ms significativo y as sucesivamente hasta encontrar
una desigualdad que indica cul de los datos es mayor o menor. Si se comparan
todos los bits de ambos datos y no hay desigualdad entre ellos, entonces
evidentemente son iguales.

Tabla de verdad del comparador de 4 bits 74LS85(Uno de los CI comparadores

ms utilizados).

D. Sumadores

Un sumador es un circuito lgico que calcula la operacin suma. En los

computadores modernos se encuentra en lo que se denomina Unidad aritmtico
lgica (ALU). Generalmente realizan las operaciones aritmticas en cdigo
binario decimal o BCD exceso 3, por regla general los sumadores emplean el
sistema binario. En los casos en los que se est empleando un complemento a
dos para representar nmeros negativos el sumador se convertir en un
sumador- substractor (Adder-subtracter).
Tipos de sumadores:
Half-adder.
Full-Adder.
Metodo Ripple
Carry-Look-Ahead.
Carry-select.
E. Compuerta Open Colector

Las compuertas con colector o drenador abierto, son un tipo de compuertas

lgicas cuya salida esta externalizada, es decir abierta o sin resistencia en el
colector del transistor de salida. Al realizar este tipo de circuito integrado, se
deja la posibilidad al usuario de utilizar el valor de resistencia apropiado segn
sus necesidades y requerimientos de diseo.
Una aplicacin importante que tienen estas compuertas de colector abierto o
drenador abierto en una prctica es como BFER-CONTROLADOR, es decir
un circuito lgico diseado capaz de obtener grandes corrientes y voltajes que
no se pueden obtener en un circuito lgico comn por tanto un circuito dbil
excite una carga a la salida pesada por tanto de esta manera se pueden controlar
corrientes y voltajes grandes.

F. Decodificadores

Un codificador es un circuito combinacional con 2N entradas y N salidas, cuya

misin es presentar en la salida el cdigo binario correspondiente a la entrada
activada.
Existen dos tipos fundamentales de codificadores: codificadores sin prioridad
y codificadores con prioridad. En el caso de codificadores sin prioridad, puede
darse el caso de salidas cuya entrada no pueda ser conocida: por ejemplo, la
salida 0 podra indicar que no hay ninguna entrada activada o que se ha activado
la entrada nmero 0. Adems, ciertas entradas pueden hacer que en la salida se
presente la suma lgica de dichas entradas, ocasionando mayor confusin. Por
ello, este tipo de codificadores es usado nicamente cuando el rango de datos
de entrada est correctamente acotado y su funcionamiento garantizado.
Para evitar los problemas anteriormente comentados, se disean los
codificadores con prioridad. En estos sistemas, cuando existe ms de una seal
activa, la salida codifica la de mayor prioridad (generalmente correspondiente
al valor decimal ms alto). Adicionalmente, se codifican dos salidas ms: una
indica que ninguna entrada est activa, y la otra que alguna entrada est activa.
Esta medida permite discernir entre los supuestos de que el circuito estuviera
deshabilitado por la no activacin de la seal de capacitacin, que el circuito
no tuviera ninguna entrada activa, o que la entrada nmero 0 estuviera activada.

G. Multiplexores

Los multiplexores son circuitos combinacionales con varias entradas y una

nica salida de datos, estn dotados de entradas de control capaces de
seleccionar una, y slo una, de las entradas de datos para permitir su
transmisin desde la entrada seleccionada hacia dicha salida.
En el campo de la electrnica el multiplexor se utiliza como dispositivo que
puede recibir varias entradas y transmitirlas por un medio de transmisin
compartido. Para ello lo que hace es dividir el medio de transmisin en
mltiples canales, para que varios nodos puedan comunicarse al mismo tiempo.
Una seal que est multiplexada debe demultiplexarse en el otro extremo.
Segn la forma en que se realice esta divisin del medio de transmisin, existen
varias clases de multiplexacin:
Multiplexacin por divisin de frecuencia
Multiplexacin por divisin de tiempo
Multiplexacin por divisin de cdigo
Multiplexacin por divisin de longitud de onda

H. LATCH

Un latch (late memory inglet) es un circuito electrnico biestable asncrono

usado para almacenar informacin en sistemas lgicos digitales. Un latch
puede almacenar un bit de informacin, asimismo los latches se pueden agrupar
de tal manera que logren almacenar mas de 1 bit, por ejemplo el 'latch quad '
(capaz de almacenar cuatro bits) y el 'latch octal' (capaz de almacenar ocho
bits). Los latches son dispositivos biestables asncronos que no tienen entrada
de reloj y cuyo cambio en los estados de salida es funcin del estado presente
en las entradas y de los estados previos en las salidas (retroalimentacin). Los
latches a diferencia de los flip-flops no necesitan una seal de reloj para su
funcionamiento.

I. FLIP-FLOPS

Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en

uno de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones.1 Esta caracterstica es ampliamente utilizada en electrnica
digital para memorizar informacin. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables
se dividen en:
Asncronos: solamente tienen entradas de control. El ms empleado es el
biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo
o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan
sncronas y en caso contrario asncronas. Por lo general, las entradas de control
asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables sncronos activados por
nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T
y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar
las deficiencias de los latches (biestables asncronos o sincronizados por nivel).

J. Mquinas de estados finitos (FSM)

Las mquinas de estados finitos, cuyo nombre proviene del hecho de que el
comportamiento funcional de estos circuitos puede representarse mediante un
nmero finito de estados, son una clase general de circuitos en los que las
salidas dependen de la conducta anterior del circuito, as como de los valores
presentes en las entradas. Tambin se denominan circuitos secuenciales. En la
mayor parte de los casos se usa una seal de reloj para controlar la operacin
de un circuito secuencial; un circuito de este tipo se llama circuito secuencial
sncrono. La alternativa, en la que no se emplea ninguna seal de reloj, se
denomina circuito secuencia asncrono. Es ms fcil disear circuitos sncronos
y se utilizan en la inmensa mayora de las aplicaciones prcticas. Estos circuitos
son el tema del presente trabajo.

Los circuitos sncronos secuenciales se realizan usando la lgica

combinacional y uno o ms flip-flops. Su estructura general se muestra en la
figura siguiente. El circuito obtiene una serie de entradas principales, W, y
produce una serie de salidas, Z. Los valores de las salidas de los flip-flops se
conocen como el estado, Q, del circuito. Bajo el control de la seal de reloj, las
salidas de los flip-flops cambian su estado segn lo determina la lgica
combinacional que alimenta las entradas de esos flip-flops. De esta manera el
circuito pasa de un estado a otro. Para asegurar que slo hay una transicin de
un estado a otro durante un ciclo del reloj, los flip-flops deben ser del tipo
disparado por flanco.
 EQUIPOS Y MATERIALES
Los materiales a utilizar en el laboratorio son:

1 Fuente de alimentacin regulada +5VDC

Circuitos integrados: 7401, 7405, 7407, 7409, 7417, 7433, 7447, 7448, 7485,
74125, 74126, 74138, 74151, 74173, 74LS283, 74LS290, 74HC00, 74HC04,
4050, 7476, 74190, 74193, 2716, 6116, 4116, 2114.
Resistencias de 330 , W.
Diodos LED.
Display de 7 segmentos.
Protoboard.
Cable telefnico para conexiones.
1 Alicate de punta y 1 alicate de corte.
Multmetro

DESARROLLO DE LA EXPERIENCIA

1. Compruebe en el Laboratorio el funcionamiento de los siguientes dispositivos de

memoria: Latch SET; Latch RESET; Latch SET-RESET, construido con puertas
NOR; Latch SET-RESET, construido con puertas NAND. Latch S-R construido
con compuertas NOR y controlado por compuertas y Latch S-R construido con
compuertas NAND y controlado por compuertas.

Latch SR con compuertas NOR

TABLA DE VERDAD

S R Q Q
0 0 Q Q
0 1 0 1
1 0 1 0
1 1 X X
 Latch SR con compuertas NAND

TABLA DE VERDAD

S R Q Q
0 0 X X
0 1 1 0
1 0 0 1
1 1 Q Q

Latch SR con compuertas NAND controlado por compuertas

TABLA DE VERDAD

EN S R Q Q
0 X X Q Q
1 0 0 Q Q
1 0 1 0 1
1 1 0 1 0
1 1 1 X X
Latch SR con compuertas NOR controlado por compuertas

TABLA DE VERDAD

EN S R Q Q
0 X X Q Q
1 0 0 X X
1 0 1 0 1
1 1 0 1 0
1 1 1 X X

Latch SET

TABLA DE VERDAD

S Q Q
0 X X
1 1 1
 Latch RESET

TABLA DE VERDAD

R Q Q
0 0 0
1 X X

2. Implemente el circuito de la figura. Coloque la lnea de inicio a 0 y luego

colquela a 1. Cul es la secuencia seguido por QBQA?. Retorne la lnea de
inicio a 0. Qu ocurre en la salida al recibir ms pulsos de reloj?. Coloque en
la salida de QAQB leds para observar la secuencia de salida y lo que ocurre al
recibir ms pulsos de reloj.
SOLUCION:

Cuando la lnea de inicio est a 0, esta activa el reset de Qa y Qb, lo cual hace que sus
salidas estn a cero sin importar las entradas.
Cuando la lnea de inicio se pone a 1 se observa la siguiente secuencia

Si se retorna la lnea de inicio a cero , tanto Q1 como Q2 volvern a nivel 0 por estar
activado el reset.
Se puede observar tambin que este circuito es un contador binario de 0 a 4.

3. Para el diagrama de estados mostrado,

halle:
a. Tabla de estados
b. Tabla de estados reducida
c. Implemente el circuito con FF J-K
d. Halle la secuencia de estados cuando x=0.
e. Halle la secuencia de estados cuando x=1.
SOLUCION:
a) Se realiza la tabla de estados

X=0 X=1
0 3/0 5/1
1 6/0 0/0
2 1/0 1/0
3 2/0 5/1
4 5/1 2/0
5 5/1 4/0
6 0/0 2/0

b) Como se observa en la tabla anterior, esta no se puede reducir ms , por lo

tanto se trabajar con ella.

c)Se realiza la tabla de excitacin

Q2 Q1 Q0 X Q*2 Q*1 Q*0 Z J2K2 J1K1 J0K0

0 0 0 0 0 1 1 0 0X 1X 1X
0 0 0 1 1 0 1 1 1X 0X 1X
0 0 1 0 1 1 0 0 1X 1X X1
0 0 1 1 0 0 0 0 0X 0X X1
0 1 0 0 0 0 1 0 0X X1 1X
0 1 0 1 0 0 1 0 0X X1 1X
0 1 1 0 0 1 0 0 0X X0 X1
0 1 1 1 1 0 1 1 1X X1 X0
1 0 0 0 1 0 1 1 X0 0X 1X
1 0 0 1 0 1 0 0 X1 1X 0X
1 0 1 0 1 0 1 1 X0 0X X0
1 0 1 1 1 0 0 0 X0 0X X1
1 1 0 0 0 0 0 0 X1 X1 0X
1 1 0 1 0 1 0 0 X1 X0 0X
1 1 1 0 X X X X XX XX XX
1 1 1 1 X X X X XX XX XX

Mediante el mapa de karnaugh hallamos las expresiones para J0,J1,J2,K0,K1,K2

Para Jo:

J0= 2 + 2 1
Para K0:

K0= 21 + 10 + 10 = 21 + 0(1 )

Para J1:

J1= 2 + 2 0

Para K1:

K1= 0 + 2

Para J2:

J2= 1 0 + 10 + 10 = 1(0 ) + 10
Para K2:

J2= 1 + 0

Para Z:

Se procede a armar el circuito

d) Cuando x=0 (Se utiliz una seal cuadrada de 1khz unipolar como seal de clock)

e) Cuando x=1(Se utiliz una seal cuadrada de 1khz unipolar como seal de clock)
 4. Disee e implemente en el laboratorio, un circuito secuencial utilizando FF tipo
D, conectados en cascada, de modo que desplace un bit hacia la derecha y
recircule continuamente.

Si se quiere mandar el bit 1 se presiona el pulsador 1 que hace que Q0=1 y

Q1=Q2=Q3=0, con lo cual el D1 del FF1 tambin estar en 1. Cuando se aplica el primer
impulso de reloj Q1=1 ,al igual que el D2 del FF2, con el siguiente impulso Q2=1 al igual
que D3 del FF3.Cuando se aplique otro impulso Q3=1, pero adems, debido a la
realimentacin que se da hacia el FF0, D0 del FF0 ser 1, con lo cual el valor del bit no
se pierde y sigue circulando de la forma como se explic.
Si luego se quisiera mandar un 0, lo que se tiene que hacer presionar el pulsador 2 , que
har que Q0=0 y Q1=Q2=Q3=1 , el proceso es anlogo al primer caso , solo que en este
caso se manda un 0
5. Construya a partir de latches S-R construidos con compuertas NOR o NAND,
comprobados anteriormente, los siguientes FF: S-R, D, J-K y T. Compruebe su
funcionamiento utilizando el timer 555 como reloj (configuracin astable).
Visualice Q y Q, las salidas de los FF visualizadas en LEDs.

Flip Flop SR

Se disea a partir del latch SR con enable, solo que esta vez la entrada enable
va conectada a un detector de transicin de impulso conformado por dos NOT ,
1 NAND y la seal de reloj.

Flip Flop D

Se realiza la tabla caracterstica del flip flop tipo D y se le agrega y se le adiciona

la tabla de excitacin del flip flop SR.

D Q Q* S R
0 0 0 0 X
0 1 0 0 1
1 0 1 1 0
1 1 1 X 0

Por simple inspeccin se observa:

S=D , R=D
Entonces el circuito seria el siguiente:
Flip Flop J-K

A partir del flip flop D implementado anteriormente, se crea el J-K

J K Q Q D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

Se realiza el mapa de Karnaugh

Para D:

D=JQ + KQ

Se implementa el circuito:
Flip flop T:

Se halla a partir de un flip flop JK

T Q Q* J K
0 0 0 0 X
0 1 1 X 0
1 0 1 1 X
1 1 0 X 1

Por simple inspeccin:

J=T , K=T

Implementando el circuito
BIBLIOGRAFA
[1] John F. Wakerly, Diseo digital, 3era edicin.
[2] R. M. Marston, Modern TTL Circuits Manual, 1st edition
[3] Fuente del navegador
http://www.ie.itcr.ac.cr/rsoto/TTL%20Data%20Book%20y%20mas/MANUAL_T
TL_esp.pdf
[4] Fuente del navegador
http://www.ti.com/
[5] Fuente del navegador
http://electronicsclub.info/74series.htm
[6] Fuente del navegador
http://materias.fi.uba.ar/6609/docs/Apunte_Familias1_1.pdf
[7] Fuente del navegador
http://pdf1.alldatasheet.com/datasheet-pdf/view/8068/NSC/74LS32.html
[8] Fuente del navegador
http://www.ladelec.com/teoria/electronica-digital/169-simplificacion-de-
circuitos-logicos
[9] Fuente del navegador
https://es.wikipedia.org/wiki/Conversor_de_c%C3%B3digo
[10] Fuente del navegador
http://home.agh.edu.pl/~ostrowsk/teksty/74ls85.pdf