Cours RTS12 Intro

RTS12: Systmes Embarqus
cours 1: Introduction aux systmes

embarqus
Fabrice Jumel, Kevin Marquet, Lionel Morel, Tanguy Risset, Guillaume Salagnac
tanguy.risset@insa-lyon.fr
Lab CITI, INSA de Lyon
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Le cours Systme embarqu
Introduction Logiciel embarqu

Processeurs embarqus Chaine de compilation, modles de programmation, OS
introduction au MSP 430
embarqus, virtualisation
Prsentation des SoC
Architecture matrielle
Processeurs embarqus, mmoire dans les systmes
embarqus, FPGA, SoC, MPSoC
Rseau de capteurs
Programmation de micro-controleur, TP sur la plate-forme
EZ430
Expos darticles de recherche
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Les intervenants
Introduction Fabrice Jumel (CPE)

Processeurs embarqus
Kevin Marquet (Insa-IF)
Prsentation des SoC

Lionel Morel (Insa-IF)
Guillaume Salagnac (Insa-IF)
Tanguy Risset (Insa-TC)
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Plan du cours 1 (2H)
Introduction Introduction gnrale aux systmes embarqus

Architecture des processeurs embarqus
Prsentation des SoC

Prsentation rapides du MSP430
Systmes sur puces

URL:
http://perso.citi.insa-lyon.fr/trisset/cours/rts12/
- p. 4/70
Plan du cours 1 (2H)
Introduction Introduction gnrale aux systmes embarqus

Architecture des processeurs embarqus
Prsentation des SoC

Prsentation rapides du MSP430
Systmes sur puces

URL:
http://perso.citi.insa-lyon.fr/trisset/cours/rts12/
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Un peu dhistoire
Introduction
Aujourdhui
Fin du XIXme sicle : dmonstration du potentiel des
technologies lectroniques pour les transmissions sans fil.
Seconde guerre mondiale
Prsentation des SoC
Application au calcul (dcryptage)
Premiers ordinateurs (ENIAC)
1947-1954
Invention puis commercialisation des transistors
semi-conducteurs
Les transistors remplacent les postes radio tubes
Annes 60 et 70: premiers circuits intgrs, LSI
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Un peu dhistoire
Introduction
Aujourdhui
1960-2010
Rduction des tailles de transistors ( 100000)
volution anticipe (loi de Moore)
Industrie au coeur de la croissance conomique des 50
Prsentation des SoC
dernires annes
Augmentation exponentielle des performances
Puissance (Joy) :MIPS = 2

anne1984
Densit (Moore) :Transistors par puce = 2
anne1964
Densit des supports magntiques Maximal Areal
anne1971
Density (Frank): MAD = 10 10
Stagnation des performances pour la rapidit daccs
aux disques RAID (multiplications des disques) et

caches.
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Aujourdhui
Introduction
Aujourdhui
Circuits mixtes analogique/digital (tlcommunications)
Micro-systmes (capteurs, actionneurs intgrs)
introduction au MSP 430 Nano-technologies (horizon 5 10 ans)
Prsentation des SoC
Taille de gravure: 90 nm
Cots de R&D de plus en plus levs
La demande (ordinateurs, tlphones mobiles, etc.) stagne
Peu de produits vraiment nouveaux (VHS => DVD,
camscopes => numriques, tlphones fixes => mobiles)
Crise financire et conomique des TIC
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Introduction
connomie
ISA
Pipeline
Classification
Charactristiques Processeurs embarqus
Prsentation des SoC
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Part de march
Introduction Quel est le le microprocesseur le plus vendu ?

Processeurs embarqus Rponse classique: "Le Pentium: 92% du march"
connomie
ISA
Faux!......
Pipeline En fait les Pentium ne reprsentent que 2% des
Classification
Charactristiques microprocesseurs vendus dans le monde.
Prsentation des SoC
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Contradiction ?
Introduction Alors dou vient la position dIntel (16% du march des

semi-conducteurs) ?
connomie
ISA
processeurs: 2% du silicium, 30% des revenus
Pipeline
Classification
Charactristiques
Prsentation des SoC
- p. 11/70
Et au sein des processeurs
Introduction 3 milliards de processeurs 8 bits vendus par an (8051, 6805

etc.)
connomie
ISA
32 bits (Pentium, Athlon, mais aussi PowerPC, 68000, MIPS,
Pipeline
Classification
ARM etc.)
Charactristiques
La plupart (98%) sont embarqus (3 fois plus dARM vendus
que de Pentium)
Prsentation des SoC
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Varit des processeurs embarqus
Introduction
connomie
ISA
Pipeline
Classification
Charactristiques
Prsentation des SoC
Les applications sont plus varies que pour les ordinateurs

Beaucoup de processeurs embarqus sont des processeurs
de bureau qui nont pas percs (MIPS, 68K, SPARC, ARM,
PowerPC)
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Une image en 2007
Introduction
connomie
ISA
Pipeline
Classification
Charactristiques
Prsentation des SoC
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Architecture "Von Neuman" ou "Princeton"
Introduction La mmoire contient les donnes et les instructions

Lunit centrale (CPU) charge les instructions depuis la
connomie
ISA
mmoire.
Pipeline
Classification Un ensemble de registres aide le CPU:
Charactristiques
Compteur dinstructions (Program counter: PC),
Registre dinstruction (Instruction register: IR)
Prsentation des SoC
Pointeur de pile (stack pointer: SP)
Registres usage gnral (Accumulateur: A)
Memory Proc
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Architecture Harvard
Introduction Donnes et instructions dans des mmoires spares

Autorise deux accs simultans la mmoire.
connomie
ISA Utilis pour la plupart des DSP
Pipeline
Classification meilleure bande passante
Charactristiques
Performances plus prdictibles
Prsentation des SoC

Instruction Proc
Memory
Data
Memory
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Le jeu dinstruction
Introduction Le jeu dinstruction (Instruction Set Architecture: ISA) a une

importance capitale
connomie Il dtermine les instructions lmentaires excutes par le
ISA
Pipeline CPU.
Classification
Charactristiques Cest un quilibre entre la complexit matrielle du CPU
introduction au MSP 430 et la facilit dexprimer les actions requises
Prsentation des SoC
On le reprsente de manire symbolique (ex: MSP, code
sur 16 bits):
mov r5,@r8 ; commentaire [R8]<-R5
lab: ADD r4,r5 ; R5<-R5+R4
Deux classes de jeux dinstructions:
CISC: Complex Instruction Set Computer
RISC: Reduce Instruction Set Computer
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CISC: Complex Instruction Set Computer
Introduction Une instruction peut designer plusieurs oprations

lmentaires.
connomie Ex: un load, une opration arithmtique et un store,
ISA
Pipeline Ex: calculer une interpolation linaire de plusieurs
Classification
Charactristiques valeurs en mmoire.
introduction au MSP 430 Acclration par des mcanismes matriels complexes
Prsentation des SoC
Grandes variations de taille et de temps dexcution pour les
instructions
Rsulte en un code compact mais complexe gnrer.
Vax, Motorola 68000, Intel x86/Pentium
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Exemple: instructions de lISA du Pentium
Introduction JE EIP + displacement

4 4 8
JE Condition Displacement
connomie
ISA Call
Pipeline 8 32
Classification CALL Offset
Charactristiques
introduction au MSP 430 Mov $EBX, [EDI+displacement]

6 1 1 8 8
Prsentation des SoC
MOV d w rm postbyte Displacement
Push ESI
5 3
PUSH Reg
Add $EAX, Immediate

4 3 1 32
ADD Reg w Immediate
Test $EDX, Immediate

7 1 8 32
TEST w PostByte Immediate
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RISC: Reduced Instruction Set Computer
Introduction Petites instructions simples, toutes de mme taille, ayant

toutes (presque) le mme temps dexcution
connomie
ISA
Pas dinstruction complexe
Pipeline
Classification Acclration en pipelinant lexcution (entre 3 et 7 tages de
Charactristiques
pipeline pour une instruction) augmentation de la vitesse
dhorloge
Prsentation des SoC
Code plus simple gnrer, mais moins compact
Tous les microprocesseurs modernes utilisent ce paradigme:
SPARC, MIPS, ARM, PowerPC, etc.
- p. 20/70
Exemple: instructions de lISA du MSP
Introduction 1 operand instruction

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Processeurs embarqus 0 0 B/W Ad
0 0 0 1 opcode Dest reg.
connomie
ISA
Pipeline
Classification relative Jumps
Charactristiques 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 0 1 condition PC offset (10 bits)
Prsentation des SoC
2 operands instruction
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Dest reg. Ad B/W As Dest reg.

opcode
Exemples:
PUSB.B R4
JNE -56
ADD.W R4,R4
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Le CPU
Introduction Lunit de contrle configure le chemin de donne suivant

linstruction excuter.
connomie
ISA
Lexcution dune instruction est dcompose en plusieurs
Pipeline
Classification
phases dun cycle.
Charactristiques
Processor Datapath
ALU
Prsentation des SoC
Control unit
control/Status
Register File
PC IR
Memory
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Le pipeline RISC: exemple du MIPS
Introduction Le pipeline dpend de larchitecture, pour le MIPS:

Processeurs embarqus Instruction Fetch (IF, Fetch):
connomie charge linstruction dans lIR
ISA
Pipeline Instruction Decode (ID, Decode):
Classification
Charactristiques dcode linstruction et met en place le contrle du chemin
introduction au MSP 430 de donne
Prsentation des SoC
Execute (Ex): excute le calcul dans le chemin de
donne.
Memory access (Mem): accde la mmoire
Write Back (WB): crit dans le banc de registre
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Introduction Physiquement, larchitecture du processeur est organise en

calculs combinatoires pour chaque tape de pipeline,
connomie spars par des registres.
ISA
Pipeline
Classification
Charactristiques
Prsentation des SoC
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Introduction Lorsque linstruction suivante ne peut pas tre excute tout

de suite, cela cre une "bulle".
connomie
ISA
Par exemple une addition utilisant un registre qui vient dtre
Pipeline
Classification
charg doit tre retard dun cycle.
Charactristiques
Prsentation des SoC
- p. 25/70
Bilan architecture non pipeline
Introduction Excution non pipeline:

Processeurs embarqus 5 cycles pour excuter une instruction
connomie 15 cycles pour 3 instructions.
ISA
Pipeline
Classification
Excution pipeline:
Charactristiques 5 cycles pour excuter une instruction
introduction au MSP 430 8 cycles pour 3 instructions.
Prsentation des SoC sans branchement, une instruction par cycle
Un branchement (conditionnel ou pas) interrompt le
pipeline car il faut attendre de dcoder ladresse de
branchement pour charger linstruction suivante
quelques cycles dinactivit (pipeline stall)
Lors dun branchement, certain ISA autorisent lutilisation
de ces delai slots: une ou deux instructions aprs le
branchement sont excutes, que le branchement soit
pris ou pas (comme si elles taint crites avant le
branchement).
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Paralllisme au sein du processeur
Introduction
Indpendamment du pipeline, Deux paradigmes dominants:
Processeurs embarqus Super Scalaire
connomie Duplication des units,
ISA
Pipeline Rpartition au vol des instructions sur les units
Classification
Charactristiques disponibles (re-ordonnancement des instructions: out of
introduction au MSP 430 order execution)
Prsentation des SoC
Exemple: le PowerPC 970 (4 ALU, 2 FPU)
Efficace mais complexifie lunit de contrle (problme
des interruptions)
Very Large Instruction Word (VLIW)
Duplication des units,
Lordonnancement des instructions est fix la
compilation (tout se passe comme si les instructions
pouvait tre regroupe sur 64 bits, 128 bits etc.)
Invent par Josh Fisher (Yale) partir du trace scheduling
Les processeurs VLIW sont tous bass sur les
architecures RISC, avec entre 4 et 8 units.
Exemple: TriMedia (Philips), Itanium IA64 (Intel).
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Paralllisme au sein du processeur
Introduction
Une autre approche possible: instructions SIMD.
Processeurs embarqus Modification du data-path pour proposer des oprations
connomie parallles sur 16 ou 8 bits
ISA
Pipeline Exemple: Sun Visual Instruction Set, Intel Pentium MMX,
Classification
Charactristiques Philips TriMedia
Gains importants sur certains traitements mais trs peu
Prsentation des SoC
utilis en pratique (difficile infrer par le compilateur)
Librairies crites en assembleur (programmes non
portables)
Fonction C reprsentant les instructions assembleurs
(compiler intrinsic)
Exemple: instruction ifir8ii R1, R2, R3 du Trimedia:
8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits
* * * *
32 bits
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Mmoire
Introduction Plusieurs technologies pour les mmoires:

Processeurs embarqus Mmoires statiques (SRAM): petites, rapides,
connomie consommatrices, peu denses (chres).
ISA
Pipeline Mmoires dynamiques (DRAM): grandes, lentes, trs
Classification
Charactristiques denses, transactions chres
introduction au MSP 430 De plus en plus de place On-Chip pour la mmoire (dans ce
Prsentation des SoC cas elles sont moins efficaces que les chips mmoire).
Ne pas oublier que le code aussi rside en mmoire
Tous les systmes ont des caches pour cacher les temps de
latence lors de laccs la mmoire, en gnral plusieurs
niveaux de caches: hirarchie mmoire.
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Principe du Cache
Introduction 0
1
0
Processeurs embarqus 2
Processeurs embarqus 3
connomie 4
ISA 5
Pipeline 6
Classification 7
Charactristiques 0 8
1 9
1 cycle 2 1020 cycles 10
Espace
11000
001111
03 100000
0 00
11
11111 11
Prsentation des SoC
00
11
Processeur
00
11 0
1
045
1 0
1
0
1 00
11
0012
11
mmoire
13 adressable
6 14
7 15
16
17
18
Cache de donnes (SRAM) 19
20
21
22
23 N1
Mmoire principale (DRAM)
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Hirarchie Mmoire
Introduction
Processeurs embarqus Processeur Processeur

Processeurs embarqus /DSP /DSP
connomie
ISA
ASIC / ASIP
D: cache de donnes
Pipeline D I D I
I: cache dinstructions
Classification
Charactristiques
Mmoire cache Cache Cache

Prsentation des SoC
de niveau 4
de niveau 3 de niveau 2
SOC
Bus systme externe
Bancs de mmoire DRAM
contrleur
mmoire
- p. 31/70
Diffrents types de processeurs embarqus
Introduction Beaucoup de Processeurs usage gnral ayant une ou

deux gnrations
connomie
ISA
4, 8, 16 ou 32 bits (taille des mots)
Pipeline
Classification RISC et CISC
Charactristiques

DSP: Digital Signal Processor
Prsentation des SoC
ASIP: Application Specific Integrated Processor
- p. 32/70
68000, x86
Introduction Famille des Motorola 68000

Processeurs embarqus Un des plus vieux processeur embarqu (ex Sun, Mac)
connomie Architecture CISC
ISA
Pipeline ISA propre et les meilleurs outils de dveloppement,
Classification
Charactristiques beaucoup dutilisateurs
introduction au MSP 430 Famille des x86
Prsentation des SoC Dmarre au 8086 (Intel) puis 80286, 386, 486, Pentium, et
Athlon (AMD)
En processeurs embarqus: 5 fois moins que MIPS, ARM
ou 68000.
architecture CISC, compatible avec le code du 8086
compatibilit mais mauvaises performances
- p. 33/70
SPARC, 29000 et i960
Introduction SPARC
Processeurs embarqus Un des premier RISC avoir t embarqu (pratiquement
connomie plus aujourdhui)
ISA
Pipeline SPARC est une architecture brevete (soft core,
Classification
Charactristiques Intellectuel Property: IP), plusieurs compagnies fabriquent
introduction au MSP 430 des SPARC
Prsentation des SoC 29000 (AMD)
Le 29000 a eu beaucoup de succs (imprimante laser
Apple) grce ces 192 registres
AMD a arrt la production car le dveloppement des
outils cotait trop cher.
i960 (intel)
Le i960 a t le plus vendu des processeurs embarqus
au milieu des annes 90 (router rseau et HP Laserjet).
- p. 34/70
MIPS, ARM, SuperH et PowerPC
Introduction MIPS (microprocessor without interlocked pipeline stages)

Processeurs embarqus Originellement pour les stations puissantes (SGI)
connomie Puis, march des consoles de jeux (Nitendo N64)
ISA
Pipeline Famille trs tendue: du plus gros (MIPS 20Kc, 64 bit) au
Classification
Charactristiques plus petit (SmartMIPS, 32 bit pour carte puce)
introduction au MSP 430 ARM (Advanced RISC Machines, ex Acorn)
Prsentation des SoC Un des 32 bits embarqus les plus populaires :
tlphones portables
Faible consommation
Le successeur: StrongArm est commercialis par Intel
sous le nom de XScale
SuperH (ou SH: Hitachi) Utilis dans les stations Sega et les
PDA
PowerPC autant utilis en embarqu quen ordinateur
- p. 35/70
Et les autres....
Introduction Plus de 100 processeurs embarqus 32 bits sur le march

Les constructeurs de FPGA proposent des soft-processeurs
connomie
ISA
pour configurer les FPGA: Nios (Altera), MicroBlaze (Xilinx)
Pipeline
Classification Certain processeurs RISC (Crusoe de Transmetta) peuvent
Charactristiques
excuter du code CISC (Intel)
Principe: recompilation du code lexcution (runtime
Prsentation des SoC
compilation)
Gain obtenus par un mcanisme de cache, doptimisation
pousse des portion de code rptes (boucle), et grce
au paralllisme de niveau instruction
Rduction drastique de la consommation pour des
performances quivalentes
- p. 36/70
Micro-contrleurs
Introduction Utilis pour le contrle embarqu

Processeurs embarqus Censeur, contrleurs simples
connomie Manipule des vnements, quelques donnes mais en
ISA
Pipeline faible quantit
Classification
Charactristiques Exemple: camescope, disque dur, appareil photo
introduction au MSP 430 numrique, machine laver, four micro-onde
Prsentation des SoC Quelques caractristiques frquentes
Priphriques prsents sur le circuit (timer, convertisseur
analogique numrique, interface de communication),
accessible directement grce aux registres
Programme et donnes intgres au circuit
Accs direct du programmeur de nombreuses broches
du circuit
Instructions spcialises pour les manipulation de bits.
Le MSP430 appartient cette catgorie
- p. 37/70
DSP: Digital Signal Processing
Introduction Utiliss pour les applications de traitement du signal

Processeurs embarqus Grande quantits de donnes numrises, souvent
connomie organises en flux
ISA
Pipeline Filtre numrique sur tlphone, TV numrique,
Classification
Charactristiques synthtiseur de sons
introduction au MSP 430 Relativement proche des GPP, mais quelques
Prsentation des SoC caractristiques en plus:
Bande passante leve (deux bus)
Instructions ddies pour les calculs de traitement du
signal: multiplication accumulation,
Arithmtique spcifique (mode darrondi)
Registres ddis pour certains oprateurs.
Constructeurs: Texas Instrument, puis Analog Devices,
Motorola
- p. 38/70
Quelques mcanismes matriels utiles
Introduction Densit de code:

Processeurs embarqus La taille du code est importante pour les codes
connomie embarqus car elle influe sur la taille de la mmoire
ISA
Pipeline utilise
Classification
Charactristiques Un programme C compil pour SPARC prendra deux fois
introduction au MSP 430 plus de place en mmoire que le mme programme
Prsentation des SoC compil pour le 68030.
En gnral les code RISC sont deux fois moins dense que
les codes CISC (ex: instruction TBLS du 68300: table
lookup and interpolate)
Les options de compilation doivent tre utilises avec
prcaution.
Le code est quelquefois stock compress et
decompress au vol par du matriel spcifique.
- p. 39/70
Introduction Manipulations au niveau bit:

Processeurs embarqus Utilis pour les algorithmes de cryptage mais surtout pour
connomie les pilotes de priphriques.
ISA
Pipeline La plupart des priphriques indiquent leur tat au
Classification
Charactristiques processeur en mettant un certain bit 1 dans un certain
introduction au MSP 430 registre.
Prsentation des SoC
Un processeur standard doit rapatrier le mot de 32 bit,
masquer et tester 0
Les instructions BIC, BIT et BIS du MSP430 font des
manipulation au niveau bit dans la mmoire
- p. 40/70
Introduction Donnes non-aligns

Processeurs embarqus De nombreux traitements manipulent des donnes de
connomie taille non-multiple de 32 (paquets TCP/IP, video streams,
ISA
Pipeline cls dencryption, 20 bits, 56 bits)
Classification
Charactristiques Les processeurs RISC savent uniquement transfrer des
introduction au MSP 430 mots (32 bits) aligns (cals sur une adresse multiple de
Prsentation des SoC 32 bits).
La plupart des architectures CISC (68k, x86) peuvent faire
des chargements non aligns
- p. 41/70
Introduction Gestion spcifique du cache

Processeurs embarqus Les caches amliorent les performances mais introduisent
connomie du non-dterminisme.
ISA
Pipeline Les contraintes spcifiques des systmes embarqus ont
Classification
Charactristiques entran des mcanismes particuliers pour les cache
On peut vouloir bloquer le cache (cache locking): forcer
Prsentation des SoC certaines donnes ou instruction se charger et rester
dans le cache (on parle aussi de mmoire scratch-pad
memory ou de software controlled cache).
La plupart des caches utilisent une politique de
Write-Back: une donne modifie dans le cache nest pas
forcment immdiatement recopie en memoire. Dans le
cas de priphriques mapps en mmoire, il est
indispensable de recopier immdiatement (politique
write-through)
- p. 42/70
Quelques mots sur la consommation
Introduction Trois composantes de la consommation dune porte logique

(inverseur)
connomie Consommation dynamique : Pdyn = C.V 2
ISA
CC
Pipeline (C capacit de la porte)
Classification
Charactristiques Consommation statique : Pstatic = VCC .Ileak
introduction au MSP 430 (VCC : tension dalimentation, Ileak intensit des
Prsentation des SoC courants de fuite)
Consommation de court-circuit Pcs = K..(VCC 2VT h )3 .
(K:constante technologique ; VT h :tension seuil ;
:temps de monte descente du signal)
Pdyn Pstatic Pcs
Demain Pdyn Pstatic Pcs
- p. 43/70
Consommation dun circuit CMOS
Introduction Gnralisation nave en prenant en compte une activit

moyenne (nombre moyen de portes commutant)
connomie Consommation dynamique : Pdyn = C.V 2 ..f
ISA
CC
Pipeline (f : frquence du circuit)
Classification
Charactristiques Consommation statique : Pstatic = VCC .Ileak .N.kdesign
introduction au MSP 430 (N: nombre de portes, kdesign constante dpendant
Prsentation des SoC du design)
Cette modlisation est trs imprcise pour un circuit dont le
comportement nest pas stationnaire (ex: processeur)
- p. 44/70
Rduction statique de la consommation
Introduction Le facteur le plus important est la tension dalimentation

(VCC ) dabord 3.3 V puis 2.5 V. Les versions rcentes de
connomie Xscale (strong ARM, Intel) et les puces smartCard
ISA
Pipeline fonctionnent a 0.65 V
Classification
Charactristiques On peut diffrencier les tensions en fonction du bloc du chip:
introduction au MSP 430 1.5 V pour le processeur, 3.3 pour linterface du bus et les
Prsentation des SoC pattes dentre/sortie (ex: Strong ARM de Digital)
Plus la technologie est intgre, moins elle consomme
(capacit diminue).
Frquence dhorloge peu leve compense par le
paralllisme
Complexit rduite des diffrents composants (moins de
registres, architectures RISC)
- p. 45/70
Introduction

Documents techniques
Architecture
Priphriques introduction au MSP 430
Chane de dveloppement
Prsentation des SoC
- p. 46/70
Introduction Documents du cours sur Moodle

http://perso.citi.insa-lyon.fr/afraboul/rts6/
Manuel de programmation du MSP
Architecture
(MSP430x2xx_Family_Users_Guide_(Rev._D)_slau144d.pdf)
Priphriques
Manuel du MSP430F2274 (msp430f2274.pdf)
Prsentation des SoC Feuilles de schmatique
Users Manual EZ430
(eZ430-RF2500_User Guide_SLAU227A.pdf)
Datasheet du composant radio (cc2500.pdf)
Documents IAR
IAR compiler reference guide, ...
Site de Texas Instrument

Exemples de programme / drivers, Notes dapplication, ...
The mspgcc toolchain:

http://mspgcc.sourceforge.net/
Notamment la doc mspgcc (download puis documentation)
- p. 47/70
Architecture du MSP
Introduction
Processeurs embarqus Flash RAM Peripheral Peripheral

Clock ROM
introduction au MSP 430 Bus 8 bits 8 bits
Ctrl
Architecture
Priphriques Adress
16 8
RISCCPU
16 bit
JTAG
Prsentation des SoC
16 Data Bus 8
Conv
Watchdog Peripheral Peripheral Peripheral

Timer 8 bits 8 bits
16 bits
- p. 48/70
CPU RISC 16 bits
Introduction
R0/PC Program counter
R1/SP Stack Pointer
introduction au MSP 430 28 Instructions sur 16 bits R2/SR/CG1 Status Reg
Architecture
64 Ko de mmoire adressable R3/CG2 Constant Gen
Priphriques
Priphriques mapps en R4 General Purpose
MAB Memory Address Bus

R5 General Purpose
mmoire
MDB Memory Data Bus

Prsentation des SoC
.....
16 registres 16 bits (r0-r16) R14 General Purpose
r0: PC (Program counter) R15 General Purpose
r1: SP (Stack pointeur)

r2: SR (status register) Z
dest src
C
16 bit ALU
r3: constante 0 V
N
R3: Status Register

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
OS CPU
Reserved V SCG1 SCG1 GIE N Z GC
COFF OFF
- p. 49/70
Periphrique intgrs
Introduction timers
contrleur LCD
introduction au MSP 430 mutliplieur cabl
Architecture
Priphriques
contrleur de bus
convertisseur analogique numrique, comparateur
Prsentation des SoC
ports sries
- p. 50/70
Priphrique mapp en mmoire
Introduction lcriture une certaine adresse est interprte comme une

communication avec le priphrique.
Exemple : le multiplieur matriel
Accessible par des registres mapps entre les adresses
Architecture
Priphriques
0x0130 et 0x013F
criture ladresse 0x130, positionne le premier
Prsentation des SoC
oprande (unsigned mult)

criture ladresse 0x138, positionne le deuxime
oprande et lance le calcul
Le rsultat est ladresse 0x013A, sur 32 bits
Les autres priphriques sont aussi accessibles par des

registres mapp en mmoire: les SFR (Special Function
Registers), en C:
criture vers le priphrique: SFR = valeur
lecture des registres du priphrique: variable = SFR
- p. 51/70
Exemple: multiplieur cabl
Introduction
int main(void) {
int i;
introduction au MSP 430 int *p,*res;
Architecture
int main(void) {
Priphriques
int i; __asm__("mov #304, R4");
Prsentation des SoC
int *p,*res; __asm__("mov #2, @R4");
// p=0x130;
p=0x130; // *p=2;
*p=2; __asm__("mov #312, R4");
p=0x138; __asm__("mov #5, @R4");
*p=5; //p=0x138;
res=0x13A; //*p=5;
i=*res; __asm__("mov #314, R4");
__asm__("mov @R4, R5");
nop(); //res=0x13A;
i=*res;
}
nop();
- p. 52/70
Mapping mmoire
Introduction Interrupt Vector Table: indique les adresses des fonctions de

gestion des interruption
Lors du Boot, le MSP va lire ladresse 0xFFFE: handler du
Architecture
reset.
Priphriques
0xFFFF
Chane de dveloppement Interrupt Vector Table Word/Byte
Sur le MSP430F149: 0xFFE0
Prsentation des SoC
0x0 0x1FF: 0xFFDF
Word/Byte
priphriques FLASH/ROM
0x200 B=0x9FF: RAM

A 11111111111111
00000000000000
00000000000000
11111111111111
(2Ko), Donnes et pile 00000000000000
11111111111111
00000000000000
11111111111111
00000000000000
11111111111111
dexcution 00000000000000
11111111111111
00000000000000
11111111111111
00000000000000
11111111111111
B
00000000000000
11111111111111
0xC00 0xFFF: Boot
RAM Word/Byte
mem. 0x200
0x1FF
0x1000 0x10FF: byte 16 bit peripheral Modules
Word
info. mem. 0x100
0xFF 6 bit peripheral Modules
A=0x1100 0xFFFF: Byte
0x10
ROM (60 Ko): code. 0xF
Special Function Register Byte
0x0
- p. 53/70
Introduction Plusieurs configurations

Processeurs embarqus Programmation directe du micro-contrleur
introduction au MSP 430 Simulation du micro-contrleur (sans les priphriques)
Architecture
Plusieurs plateformes de dveloppement
Priphriques mspgcc (GNU)
IAR (texas Instrument)
Prsentation des SoC
..
- p. 54/70
RTS6: Conception et programmation de Systme
Introduction
Prsentation des SoC

Quest ce quun SoC
Exemple SoC: appareil photo
numrique
Autre exemple: iPaQ H5500
Architecture carte iPaQ
Introduction aux systmes sur puces (SoC)
H5500
Architecture S3CA400A01
(companion chip)
Critres de qualit de
conception dun SOC
Choix en fonction des
contraintes
Mthodologie de conception
SocLib
Organisation logicielle
Exemple dune plateforme
soclib
- p. 55/70
Quest ce quun SoC
Introduction "System" : une collection dlments en interaction.

"On Chip" : sur un seul circuit.
Prsentation des SoC

Mais tous les circuits intgrs ne sont pas des SOC, Un
Quest ce quun SoC SOC implmente une fonction "complte"
numrique Dcodeur MPEG2 vido + audio + systme + transport +
Architecture carte iPaQ graphique + interface utilisateur
H5500
Architecture S3CA400A01 Terminal GSM : tout sauf la RF
(companion chip)
conception dun SOC
contraintes
SocLib
soclib
- p. 56/70
Qest ce quun SoC
Introduction Une seule fonction

un seul programme, excut en boucle
Contraintes importantes
Prsentation des SoC
Quest ce quun SoC cot, consommation, taille, performance, . . .
numrique Prise en compte de lenvironnement
Architecture carte iPaQ doivent ragir en fonction de nombreux paramtres
H5500
Architecture S3CA400A01 souvent associ des contraintes de temps-rel
(companion chip)
conception dun SOC
Les lments constitutifs dun SOC sont "complexes",
contraintes
rutilisables et de nature varie :
SocLib
Fonctions analogiques (convertisseurs A/N, filtres, etc.)
Organisation logicielle Fonctions numriques cbles (dcodeur de Viterbi)
soclib Fonctions logicielles (sur micro-contrleur, DSP, RISC)
Composants de base (mmoires)
- p. 57/70
Exemple SoC: appareil photo numrique
Introduction CCD
preprocesseur CCD (?)
introduction au MSP 430 CAN
Prsentation des SoC

Quest ce quun SoC Lentille
numrique compression
microcontroleur (?)
Autre exemple: iPaQ H5500 JPEG (?) UART
H5500
(companion chip)
conception dun SOC
Une seule fonction : prendre des photos
contraintes
Contraintes : taille, poids, consommation
SocLib
soclib
- p. 58/70
Introduction Site http://www.handhelds.org/: "encourage and

facilitate the creation of open source software for use on
handheld and wearable computers"
Prsentation des SoC
Quest ce quun SoC
Adaptation de linux pour PDA
numrique
H5500
(companion chip)
conception dun SOC
contraintes
SocLib
soclib
- p. 59/70
iPaQ H5500, une fois dmont
Introduction
Prsentation des SoC

Quest ce quun SoC
numrique
H5500
(companion chip)
conception dun SOC
contraintes
SocLib
soclib
- p. 60/70
Architecture carte iPaQ H5500
Introduction
BUS
Cotulla Intel PXA250
Prsentation des SoC

Quest ce quun SoC
ARM Xscale
numrique
SAMSUNG
S3CA400A01
H5500
Architecture S3CA400A01 (SAMCOP)
(companion chip)
conception dun SOC
contraintes
SocLib
Exemple dune plateforme SDRAM 0
soclib
SDRAM 1
- p. 61/70
Architecture S3CA400A01 (companion chip)
Introduction
DMA (2channel)
CINT
Prsentation des SoC Interuption DP[1:0]
Quest ce quun SoC
DN[1:0]
Exemple SoC: appareil photo USB
Accel I/F
numrique Interface Accelerometer
CS[5:2] 2
Bus systeme (AHB)

Autre exemple: iPaQ H5500 RDY Intel
Architecture carte iPaQ Cotulla
nOE
H5500 (Xscale) Bridge
Architecture S3CA400A01 nWE LED[4:0]
LED
Bus periphrique (APB)

(companion chip)
conception dun SOC
Interne Buffer DQ
32 KBytes OneWire
contraintes
SocLib
SD Card I/F
Organisation logicielle SD Host
DREQ[1:0] 6
Exemple dune plateforme MA[25:0]
soclib DMA
MD[31:0]
Touch Panel I/F FCD I/F FCD I/F

11
PCMCIA
Expansion PWR Man.
RXD[1:0]
ADC
UART TXD[1:0]
Data[31:0]
Addr[10:0]
control
XP.XM.YP.YM
ADC[3:0]
Reset, PLL, VCC, MCUCLK
- p. 62/70
Critres de qualit de conception dun SOC
Introduction Mtriques usuelles

Processeurs embarqus Cot lunit: cot de fabrication dune unit sans inclure
les cot non rcurrents
Prsentation des SoC Cots non rcurrents: cot de conception dun systme
Quest ce quun SoC
numrique
(cot de mise en place de la premire pice).
Autre exemple: iPaQ H5500 Taille
H5500 Performance
(companion chip) Consommation
conception dun SOC volutivit: possibilit de faire voluer le systme pour en
contraintes
avoir des versions drives.
SocLib
soclib
- p. 63/70
Critres de qualit de conception dun SOC
Introduction Mtriques usuelles (suite)

Processeurs embarqus Temps de prototypage : temps de mise en place dun
premier systme fonctionnel
Prsentation des SoC Temps de mise sur le march : systme suffisamment
Quest ce quun SoC
numrique
fiable pour tre commercialis
Autre exemple: iPaQ H5500 Maintenance : possibilit de modifications du systme par
H5500
rapport sa premire version
(companion chip) Fiabilit, sret de fonctionnement, . . .
conception dun SOC
contraintes
SocLib
soclib
- p. 64/70
Choix en fonction des contraintes
Introduction Une grande souplesse de ralisation est possible

Processeurs embarqus Il ny a pas de solution unique
introduction au MSP 430 Performance implmentation
Prsentation des SoC uniquement matrielle
Quest ce quun SoC
numrique
Architecture carte iPaQ contrainte
H5500
de performance
(companion chip)
conception dun SOC implmenation
Choix en fonction des uniquement logicielle
contraintes
Mthodologie de conception Cot
SocLib
Organisation logicielle contrainte
Exemple dune plateforme de cot
soclib
- p. 65/70
Introduction
Intrts du codesign
Processeurs embarqus Conception rapide de SoC : time to market
introduction au MSP 430 Cycle de conception de haut niveau pour rduire les
Prsentation des SoC
Quest ce quun SoC
temps destimations des solutions
numrique
Rduire la difficult de validation et dboguage
Rutilisation dIP
H5500
Modules reconfigurables
(companion chip)
Critres de qualit de Converger vers une solution optimale en fonction des
conception dun SOC
Choix en fonction des contraintes de dpart
contraintes
SocLib
soclib
- p. 66/70
Introduction La conception ncessite davoir une modlisation complte

Approche logicielle
les objets migrent vers le HW jusqu ce que les
Prsentation des SoC
Quest ce quun SoC contraintes de performances soit atteintes (pour un cot
numrique
minimum)
Architecture carte iPaQ Approche matrielle
H5500
Architecture S3CA400A01 les objets migrent en SW tant que les contraintes de
(companion chip)
Critres de qualit de performances restent atteintes (pour un cot minimum)
conception dun SOC
contraintes
Le meilleur partitionnement ncessite en gnral lexpertise
SocLib
dun concepteur.
soclib
- p. 67/70
SocLib
Introduction
Prsentation des SoC http://soclib.lip6.fr/

Quest ce quun SoC
Exemple SoC: appareil photo Environnement de conception et de simulation gratuit et
numrique
Autre exemple: iPaQ H5500 open source
H5500 Utilise des modles de composants crits en SystemC
(companion chip) processeur
conception dun SOC interconnexion
contraintes
priphriques
SocLib
...
soclib
Utilisation dune chane de compilation standard (GNU)
- p. 68/70
Introduction Systme dexploitation multithread : Mutek

Processeurs embarqus Gestion de lAPI de thread Posix
introduction au MSP 430 Gestion des interruptions
Prsentation des SoC Commutation de contexte rapide
Quest ce quun SoC
numrique
Logiciel cross-compil avec gcc
Architecture carte iPaQ Intgration du systme avec lapplicatif ldition des liens
H5500
(companion chip)
conception dun SOC
contraintes
SocLib
soclib
- p. 69/70
Exemple dune plateforme soclib
Introduction
Processeurs embarqus MISP 3000

Prsentation des SoC

I D RAM multi bancs
Quest ce quun SoC
Exemple SoC: appareil photo RAM
numrique
Autre exemple: iPaQ H5500 Cache
H5500
(companion chip)
conception dun SOC
contraintes
Interconnexion
SocLib
soclib
TTY RAM
smaphores filtre audio
- p. 70/70

Cours RTS12 Intro

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