02 Repaso de Electronica Digital y Circuitos Combinacionales

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD
ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA

CONTENIDO DIDCTICO DEL CUSO: 299008 MICROELECTRNICA
CAPTULO 2: REPASO DE ELECTRONICA DIGITAL
INTRODUCCION
El proceso de miniaturizacin de la electrnica, iniciado en la dcada de los

cincuenta con la utilizacin del transistor, continu con un segundo salto
cualitativo en la dcada siguiente (aos sesenta) mediante la integracin de
subcircuitos completos en un mismo substrato de silicio (chip): subcircuitos
correspondientes a mdulos digitales tales como puertas booleanas, biestables o
bloques combinacionales o secuenciales.
Los circuitos digitales son sumamente apropiados para su insercin en circuitos

integrados: de un lado, la ausencia de autoinducciones y el poder prescindir,
asimismo, de condensadores reduce los elementos a integrar a transistores y
resistencias y a las conexiones de estos entre s; de otro, la propia modularidad
de los sistemas digitales precisa de un nmero reducido de tipos de puertas
lgicas, e incluso, basta con un solo tipo de ellas (puertas Nand o Nor).
Por ello, los circuitos integrados invadieron muy pronto el campo digital; en unos
pocos aos result anacrnico y antieconmico construir las puertas booleanas
con componentes discretos, una vez que se dispona de una gran variedad de
puertas lgicas y de una amplia serie de funciones de gran complejidad
construidas dentro de un circuito integrado.
El presente captulo est hecho con la finalidad de comprender en lneas
generales el funcionamiento de las familias lgicas CMOS y TTL. En primer lugar,
las puertas bipolares que condujeron a la gran familia TTL (cuya amplia difusin
consolid la lgicaintegrada); luego las tecnologas MOS, hasta llegar a la
predominante HCMOS; la mezcla BiCMOS (bipolar-CMOS) que resulta muy
apropiada para circuitos interbs (en medio de los buses); y la derivacin actual
hacia series de bajo voltaje (pasando de la alimentacin habitual de 5 V a slo 3
V).
En todo caso, para elegir y utilizar correcta y eficazmente una familia lgica (y,
dentro de ella, una serie especfica) es preciso tener en cuenta sus caractersticas
funcionales.
PUERTAS LOGICAS
Una compuerta lgica es aquel circuito digital que tiene la capacidad de aplicar un
proceso interno a sus n bits de entrada, que cumple con alguna de las
operaciones definidas en el lgebra de Boole, y que cuyos resultados son
manifiestos en sus bits de salida. En la figura 2.1 podemos observar las
operaciones del Algebra de Boole, sus tablas de verdad y representacin

grfica.
Figura 2.1. Propiedades del Algebra de Boole: Tablas y representacin grfica

PRIMERAS FAMILIAS LGICAS: C. I. CON TRANSISTORES BIPOLARES
Las primeras puertas lgicas integradas eran mera copia directa de las puertas "o-
negada" (Nor) con componentes discretos, mediante la conexin en paralelo de
varios transistores bipolares NPN en emisor comn; tales puertas dieron lugar a la
primera familia lgica: RTL (lgica de transistores y resistencias).
Figura 2.2. Puerta NOR RTL
Pronto se mejoraron las caractersticas de estas puertas integradas, en cuanto a

velocidad y a consumo, combinando una puerta "y" de diodos con un transistor
inversor en emisor comn; as se configur la puerta "y-negada" (Nand) base de la
familia DTL (lgica de transistores y diodos) que fue la primera que lleg a
alcanzar una difusin apreciable.
Figura 2.3. Puerta NAND DTL
A partir de este esquema (puerta "y" + inversor), aprovechando en mayor

profundidad las posibilidades que ofrece la integracin sobre un substrato nico,
se plante una segunda mejora en velocidad y en consumo, aadiendo una etapa
de salida amplificadora de intensidad (dos transistores en push-pull) y
substituyendo los diodos por un transistor multi emisor. El resultado fue la gran
familia lgica TTL (lgica de transistores con transistores).
Figura 2.4. Puerta NAND TTL
La puertas TTL se alimentan a 5 V; su tensin de conmutacin se sita en el

entorno de 1,2 V, de manera que un 0 en la entrada ha de ser menor de 1 V
(ViLmx = 1 V) y, en cambio, una tensin superior a 1,5 V es entendida como un 1
(ViHmn = 1,5 V); la tensin de salida para el 0 es 0 V, pero la correspondiente al 1
es de solamente 4 V. Los tiempos de propagacin de la serie TTL estndar son del
orden de 10 ns. y el consumo promedio es de unos 2 mA (10 mW).
La familia TTL proporcion la base del gran desarrollo que tuvieron los sistemas
digitales durante la dcada de los 70; su amplia difusin y utilizacin favoreci la
aparicin de diversas series derivadas de la mejora de caractersticas concretas,
una de las cuales, la serie LS ha sustituido por completo a la serie estndar inicial
y es la que se ha seguido utilizando a lo largo de la dcada de los 80.
Posteriores series avanzadas con el mismo esquema circuital han aprovechado
la reduccin de dimensiones de los transistores y la correspondiente disminucin
de sus capacidades parsitas para conseguir tiempos de propagacin inferiores: la
serie 74ALS (advanced LS) presenta tiempos por debajo de 4 ns, mientras que las
series 74F (fast-TTL) y 74AS (advanced Schottky) ofrecen tiempos de propagacin
del orden de 2,5 ns y 1,5 ns, respectivamente, a costa de un mayor consumo (por
utilizar resistencias de menor valor).
Esta lnea de evolucin de las puertas con transistores bipolares constituye la

edad antigua de los circuitos integrados digitales; actualmente, apenas se
utilizan las familias bipolares, salvo en determinadas aplicaciones especficas, en
particular, para sistemas de muy alta velocidad.
La serie 74LS sigue siendo til para recambio y mantenimiento de los

numerosos sistemas digitales que han sido construidos con ella (o con la serie
estndar 74), la serie 74ALS se emplea en circuitos interbs (aplicacin que
consideraremos un poco ms adelante) y la serie 74F resulta adecuada para
diseos de muy alta velocidad de trabajo (frecuencias superiores a los 100 MHz).
DESARROLLO DE LAS TECNOLOGAS MOS: FAMILIA CMOS
La integracin de transistores MOS present inicialmente grandes dificultades,

derivadas de ser un efecto superficial que es afectado por cualquier
impureza o dislocacin en la superficie del cristal de silicio; fue preciso desarrollar
tcnicas de muy alta limpieza ambiental que no estuvieron disponibles hasta
mediados de los aos setenta. Sin embargo, una vez que se dispuso de tales
tcnicas, las extraordinarias ventajas de los transistores MOS (referidas a
autoaislamiento, autoalineamiento, tamao y consumo) determinaron un rpido
desarrollo y difusin de los circuitos integrados digitales MOS.
En una primera fase result ms sencillo integrar transistores MOS de canal P,
pero pronto fueron desplazados por los transistores NMOS cuya velocidad de
conmutacin es apreciablemente mayor (debido a la mayor movilidad de los
electrones respecto de los huecos).
La utilizacin de transistores MOS como resistencias de polarizacin permiti
configurar puertas lgicas utilizando nicamente transistores, cuyo rea de
integracin es mucho menor, al prescindir de resistencias integradas de valores
relativamente altos. De esta forma, las puertas MOS suponen un nuevo avance
cualitativo en la miniaturizacin de la electrnica digital, reduccin que afecta no
solamente al tamao y a la densidad de integracin, sino tambin, y en forma an
ms significativa, al consumo.
La tecnologa NMOS actual utiliza puertas formadas por un plano de transistores
activos NMOS y un transistor MOS de empobrecimiento como
resistencia de polarizacin; aprovecha plenamente la tensin de alimentacin,
pues VoH = VCC y VoL 0 V, y su consumo es muy reducido, ya que Ri ~ y
la resistencia del transistor de polarizacin se hace adecuadamente alta. Esta
tecnologa resulta apropiada para la integracin de muy alta densidad (VLSI) y
sigue utilizndose en grandes bloques digitales (microprocesadores, memorias,
etc.) y en los circuitos integrados programables de tipo matricial (PROM, PAL,
PLA, PLS).
La primera serie CMOS adopt el indicativo 40 y presentaba fuertes limitaciones

en cuanto a velocidad e inmunidad frente al ruido. Esta serie admite un amplio
intervalo de tensiones, desde 3 a 18 voltios, y rizados del 10% (debido a su
reducido consumo), lo cual elimina la necesidad de un buen filtrado y estabilidad
en la fuente de alimentacin; su velocidad depende fuertemente de la tensin de
alimentacin, con tiempos de propagacin de 200 ns para VCC = 3 V que pasan a

ser de 100 ns para VCC = 5 V y se reducen a 20 ns cuando VCC = 15 V.
PUERTAS LGICAS DE LA FAMILIA CMOS
Inversores CMOS
La circuitera del INVERSOR CMOS bsico se muestra en la Figura 2.5. El

Inversor CMOS tiene dos MOSFET en serie de modo que, el dispositivo con
canales P tiene su fuente conectada a + VDD (un voltaje positivo) y el dispositivo
de canales N tiene su fuente conectada a masa. Las compuertas de los dos
dispositivos se interconectan con una entrada comn. Los drenajes de los dos
dispositivos se interconectan con la salida comn.
El circuito mostrado en la Figura 2.5 representa un Inversor CMOS y est formado

por un transistor de canal tipo P (QP1) y otro de canal tipo N (QN1). Los niveles
lgicos para CMOS son esencialmente + VDD para 0 y 1 lgicos y 0 V para el 0
lgico. Consideremos primero el caso donde A1 = + VDD (la entrada A1 est en un
nivel alto (1)). En est situacin, la compuerta de QP1 (canales P) est en 0 V en
relacin con la fuente de QP1. De este modo, QP1 estar en el estado OFF con
ROFF =10*10 . La compuerta de QN1 (canales N) estar en + VDD en relacin
con su fuente, es decir, transistor QP1 se pone en estado de corte y el transistor
QN1 se activa. El resultado es un camino de baja impedancia de tierra a la salida y
uno de alta impedancia de VDD a la salida F.
A continuacin, consideremos el caso donde A1 = 0 V (la entrada A1 est en nivel

bajo (0)). QP1 tiene ahora su compuerta en un potencial negativo en relacin con
su fuente, en tanto que QN1 tiene VGS = 0 V. De este modo, QP1 estar
encendida con RON=1 k , y QN1 apagada con ROFF = 10*10 , produciendo un
F de aproximadamente + VDD.
En resumen QP1 se activa y el transistor QN1 se pone en estado de corte. El

resultado es un camino de baja impedancia de VDD a la salida F y uno de alta
impedancia de tierra a la salida.
Como podemos observar, los transistores operan de forma complementaria.

Cuando la tensin de entrada se encuentra en alto (1 lgico), el transistor NMOS
entra en estado de conduccin y el transistor PMOS entra en corte, haciendo que
la salida quede en bajo (0 lgico). La situacin inversa ocurre cuando la tensin se
encuentra en bajo.
Estos datos de operacin se resumen en la Figura 2.5, donde se muestra que el

circuito acta como un inversor lgico.
Figura 2.5. Inversor CMOS
Compuerta NAND CMOS
Se pueden construir otras funciones lgicas diferentes del inversor bsico. La

Figura 2.6 muestra una compuerta NAND formada por la adicin de un MOSFET
de canales P en paralelo y un MOSFET de canales N en serie al INVERSOR
bsico. Para analizar este circuito conviene recodar que una entrada de 0 V
enciende el P-MOSPET y apaga el N-MOSFET correspondientes, y viceversa
para una entrada +VDD. Cuando ambas entradas (A1 y B1) estn en nivel alto
(+VDD), hacen que los transistores QP1 y QP2 entren en corte y se encienden
ambos N-MOSFET (transistores QN1 y QN2), con lo cual ofrece una baja
resistencia de la terminal de salida a tierra (la salida pasa a bajo (0) a travs de
QN1 y QN2).
En todas las otras condiciones de entrada, de cuando menos un P-MOSFET
estar encendido en tanto que al menos un N-MOSFET estar apagado. Esto
produce una salida ALTA (a travs de QP1 y QP2). Las entradas no usadas de
una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta
ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe
conectar a otra entrada o a uno de los dos terminales de alimentacin. Esto
tambin es vlido para circuitos secuenciales y dems circuitos CMOS, como por
ejemplo, contadores, Flip-Flops, etc. Estos datos de operacin se resumen en la
Figura, donde se muestra que el circuito acta como una compuerta NAND
CMOS.
Figura 2.6. Compuerta NAND CMOS
Compuerta NOR CMOS
Una compuerta NOR CMOS se forma agregando un P-MOSFET en serie y un N-

MOSFET en paralelo al inversor bsico Figura 2.7.
Una vez ms este circuito se puede analizar entendiendo que un estado BAJO en
cualquier entrada enciende P-MOSFET (QP1 y QP2 entran a conduccin) y apaga
el N-MOSFET (QN1 y QN2 entran a corte) correspondiente. La salida pasa a alto
(1) a travs de QP1 y QP2.
Las entradas en un estado ALTO, hacen que los transistores QP1 y QP2 entren en
corte y ambos transistores QN1 y QN2 en conduccin (la salida pasa a bajo (0) a
travs de QN1 y QN2).
En las parejas de transistores ya sean de canal n de canal p, si cualquier entrada
es baja, uno de los transistores entra a corte y otro a conduccin. La salida pasa a
bajo (0) acoplndose a travs de transistores en conduccin a tierra.
Figura 2.7. Compuerta NOR CMOS
Compuertas AND Y OR
Las compuertas AND y OR CMOS se pueden formar combinando compuertas

NAND y NOR con inversores.
DIAGRAMAS DE TIEMPOS, RETARDOS
Al llegar una seal a la entrada de una puerta lgica, la respuesta a dicha seal no
aparece instantneamente en la salida, sino que existe un cierto tiempo de retardo;
este tiempo es diferente segn la transicin de estado de la puerta sea de 0 a 1 o
de 1 a 0:
Retraso de propagacin de bajo a alto, tPLH.- tiempo transcurrido desde
que la seal de entrada baja (pasa por el 50%) hasta que la seal de salida sube
(pasa por el 50%).
Retraso de propagacin de alto a bajo, tPHL.- tiempo transcurrido desde
que la seal de entrada sube (pasa por el 50%) hasta que la seal de salida baja
(pasa por el 50%).
El hecho de subida y bajada se debe a que las principales familias son negativas,
es decir, la salida que obtenemos es el valor negado de dicha funcin.
Retraso de propagacin.- valor medio de tPLH y tPHL.
Tiempo de transicin de bajo a alto, tTLH.- tiempo transcurrido desde que
la seal empieza a subir (pasa por el 10%) hasta que llega a un nivel alto (pasa por
el 90%).
Tiempo de transicin de alto a bajo, tTHL.- tiempo transcurrido desde que
la seal empieza a bajar (pasa por el 90%) hasta que llega a un nivel bajo (pasa por
el 10%).
Es decir, se considera que una transicin se ha completado cuando pasamos de los
umbrales del 10% y el 90%. Este hecho es debido a que la forma de onda a partir
de esos valores cambia, pudiendo no llegar nunca a los valores del 0% o al 100%.
Figura 2.8. Retardos de propagacin en puertas lgicas

Ambos tiempos de propagacin suelen tener valores prximos entre s, lo cual

permite utilizar su promedio como tiempo de propagacin genrico:
tP = (tPLH + tPHL) / 2
Los tiempos de propagacin, es decir, los retrasos de la salida respecto a las
variaciones de las entradas dependen de la impedancia de carga conectada sobre
la salida, es decir, de la capacidad equivalente que presenta el conjunto de
entradas conectadas a ella.
Por ello, los tiempos de propagacin se miden en condiciones similares al
funcionamiento normal de la puerta, supuesto un nmero mximo razonable de
entradas conectadas a su salida; en el caso CMOS, sus entradas son de tipo
capacitivo, del orden de unos pocos picofaradios, de forma que los tiempos de
propagacin CMOS suelen medirse y expresarse en relacin a una carga de 50 pF.
Los valores tpicos de los tiempos de propagacin se expresan para 25C, ya que
tales tiempos dependen de la temperatura, aumentando con ella; esta dependencia
se debe a que las resistencias de paso de los transistores MOS aumentan con la
temperatura, por disminuir con ella la movilidad de sus portadores. Interesa, por
ello, evitar el funcionamiento de los circuitos digitales a temperaturas altas y, si es
necesario, se les dota de adecuados mecanismos de refrigeracin.
Al conectar dos puertas, una a la salida de la otra, el tiempo de propagacin del
conjunto es mayor que los tiempos individuales pero es inferior a la suma de
ambos. Es decir, los tiempos de propagacin no son linealmente acumulativos ya
que la segunda puerta inicia su conmutacin antes de que la primera complete la
suya. Para facilitar la suma de tiempos en puertas sucesivas, cada tiempo de
propagacin suele medirse por el retraso entre el punto medio de conmutacin
(tensin Vcc/2) de la onda de entrada y el punto medio de la conmutacin de la
seal de salida.
Retardo de propagacin de las compuertas TTL y CMOS.
TTL CMOS 3,3 V CMOS 5 V

CARACTERSTICA
F LS ALS LV LVC ALVC HC AC AHC
Retardo de Propagacin de puerta, tp 3,3 10 7 9 4,3 3 7 5 3,7

(ns)
CIRCUITOS COMBINACIONALES
Los circuitos lgicos digitales pueden ser de dos tipos: combinacionales o

secuenciales.
Sistemas digitales combinacionales: Aquellos en los que sus salidas slo
depende del estado de sus entradas en un momento dado. Por lo tanto, no necesita
mdulos de memoria, ya que las salidas no dependen de los estados previos de las
entradas.
Sistemas digitales secuenciales: Aquellos en los que sus salidas dependen
adems del estado de sus entradas en un momento dado, de estados previos. Esta
clase de sistemas necesitan elementos de memoria que recojan la informacin de
la 'historia pasada' del sistema.
Diremos pues, que un circuito combinacional real es aquel en el cual las salidas
dependen exclusivamente de las seales de entrada aplicadas, una vez
transcurrido el tiempo necesario para la estabilizacin de las salidas, desde la
aplicacin de las seales de entrada. Entre los circuitos combinacionales clsicos
tenemos:
Lgicos
Generador/Detector de paridad
Multiplexor y Demultiplexor
Codificador y Decodificador
Conversor de cdigo
Comparador
Aritmticos
Sumador
Aritmticos y lgicos
Unidad aritmtico lgica
Estos circuitos estn compuestos nicamente por puertas lgicas interconectadas
entre s.
De la definicin se deduce que cada salida en un instante de tiempo determinado,

depende exclusivamente de las entradas al circuito en el mismo instante de tiempo,
pero no depende de las entradas que hubo en instantes de tiempo anteriores (no
tiene "memoria").
x1
F F(t) = (x1 (t) , x2(t), ... )
x2
Ahora bien, en cuanto a la implementacin mediante circuitos electrnicos, hay que

matizar algunos detalles. Hemos visto que las puertas lgicas obtenan a su salida
una seal, que dependa slo de las entradas, pero esta salida no se estabilizaba
hasta transcurrido un pequeo intervalo de tiempo desde la aplicacin de las
seales de entrada (del orden de nanosegundos).
Por otro lado, si el circuito combinacional tiene varias entradas (n), tambin puede
tener varias salidas (m). Para "n" variables de entrada tenemos 2n combinaciones
binarias posibles. Por tanto, podemos expresar un circuito combinacional mediante
una tabla de verdad que lista los valores de todas las salidas para cada una de las
combinaciones de entrada. Un circuito combinacional tambin puede describirse
mediante "m" funciones lgicas, una para cada variable de salida; cada una de las
cuales se presenta como funcin de las "n" variables de entrada.
E0 S0
Sistema
E1 S1
Combinacional
En Sm
Figura 2.9. Sistema combinacional
CIRCUITOS SUMADORES
Sumador binario
El sumador binario es el elemento bsico de la unidad aritmtica de cualquier
ordenador, pues cualquier operacin aritmtica bsica puede realizarse a partir de
sumas y restas repetidas. Para sumar dos nmeros de n bits, hay que sumar dos a
dos los bits del mismo peso y el acarreo de la suma de los bits de peso inmediato
inferior.
Semisumador (half adder)

Es un circuito combinacional que realiza la suma de dos dgitos binarios,
obteniendo su suma y el acarreo para la etapa siguiente. No tiene en cuenta el bit
de acarreo de la etapa anterior.
Su tabla de verdad, y smbolo como bloque es:
a b S C
a Suma (S)
0 0 0 0 1/2
0 1 1 0
1 0 1 0 b Acarreo (C)
1 1 0 1
Implementando por "1":
S = a' b + a b' = a b
C=ab
La suma S responde a una funcin OR-exclusiva y el acarreo C a una funcin AND.
Figura 2.10. Semisumador
Si no deseamos utilizar la puerta OR-Exclusiva por su coste superior, el

semisumador se puede implementar de la siguiente forma:
Figura 2.11. Semisumador con AND, OR, INVERSOR
Etapa de sumador (sumador completo)
Es un circuito combinacional capaz de sumar dos dgitos (cifras) binarios,

teniendo en cuenta el acarreo producido en la etapa anterior. Obtiene la suma y el
acarreo para la etapa siguiente. Su tabla de verdad y smbolo como bloque es:
a b Cin S Cout a Suma (S)

b
0 0 0 0 0
0 0 1 1 0 Cin Acarreo (Cout )
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
a y b = Variables de entrada
Cin = Acarreo entrada (etapa
anterior) S = Suma
Cout = Acarreo salida (etapa siguiente)
Una forma simple de implementar la etapa de sumador es a partir de dos

semisumadores. Como hay que sumar los dos bits (dgitos) del mismo peso ms el
acarreo anterior, se utiliza un semisumador para sumar los dos dgitos y el
resultado se suma con el acarreo anterior mediante otro semisumador. Si en alguna
de las dos sumas parciales se produce acarreo, habr acarreo en la etapa de
sumador (funcin OR). Esto puede comprobarse en la tabla de verdad. La
etapa de sumador puede implementarse con el siguiente circuito.
Figura 2.12. Sumador completo
CODIFICADORES Y DECODIFICADORES
Codificadores
Son circuitos combinacionales que permiten pasar una informacin en forma

decodificada (dgito decimal u octal) a una forma codificada (BCD o binario). Si nos
limitamos a sistemas binarios, el codificador deber tener n salidas si queremos
codificar m entradas, siendo m=2n.
De esta forma, m informaciones diferentes quedan representadas mediante grupos
de n bits, es decir, las lneas de salida generan el cdigo binario correspondiente al
valor de entrada.
Ejemplo: Codificador octal a binario
Tenemos 8 entradas, una para cada dgito octal, y tres salidas que generan el
nmero binario correspondiente. Se supone que slo una entrada tiene un valor de
1 en cualquier momento.
Entradas Salidas
E7 E6 E5 E4 E3 E2 E1 E0 S2 S1 S0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1
Si implementamos por 1, obtenemos las funciones lgicas de las 3 salidas:

S0 = E1 + E3 + E5 + E7
S1 = E2 + E3 + E6 + E7
S2 = E4 + E5 + E6 + E7
Vemos que el decodificador puede implementarse con 3 puertas OR de 4 entradas.
Este decodificador tiene la limitacin de que slo puede estar activa una entrada en
un momento dado: si se activan simultneamente dos entradas, la salida produce
una combinacin incorrecta. Para resolver esta ambigedad, algunos circuitos
codificadores deben establecer una prioridad de entrada para asegurar que slo se
codifique una entrada. Por ejemplo, en este caso podramos haber establecido una
prioridad ms alta para las entradas con subndices mayores.
Otra ambigedad de este codificador es que se genera una salida de 0s cuando

todas las entradas son 0, pero esta salida es igual que cuando D0=1. Esta
discrepancia puede resolverse dando una salida ms para indicar que al menos
una de las entradas es igual a 1.
Tipos de codificadores:
Existen dos tipos de codificadores: Codificadores sin prioridad
Codificadores con prioridad
Cualquier codificador que funcione como el descrito anteriormente recibe el nombre

de codificador sin prioridad, y se caracteriza porque, en caso de presentarse dos
entradas simultneas o ms, las salidas obtenidas sern todas aquellas que
correspondan a cada entrada por separado. Por tanto, en estos codificadores slo
se puede poner a 1 una sola entrada, pues de otro modo, la salida es incorrecta.
Existe otro tipo de codificadores, llamados codificadores con prioridad, que en el

caso de activarse ms de una entrada, la combinacin de salidas obtenida
corresponde a la entrada de mayor valor decimal de entre las activadas. Por
ejemplo, si pulsamos las teclas 1 y 3 simultneamente, se queda con el 3.
Decodificadores
Realizan la funcin inversa de los codificadores. Partiendo de una informacin

codificada de n bits, obtiene la informacin de que se trata. El nmero m de
informaciones que se pueden obtener (salidas) debe ser tal que m=2n. Si la
informacin codificada de n bits tiene combinaciones no usadas (indiferencias), el
decodificador podra tener menos de 2 n salidas.
Ejemplo 1: Decodificador de BCD a decimal
Su tabla de verdad es:
Entradas Salidas
E3 E2 E1 E0 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 0 1 0 0
0 0 1 1 0 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 0 1 0 0 0 0
0 1 0 1 0 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 0 1 0 0 0 0 0 0
0 1 1 1 0 0 1 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 0 0 0 0
1 0 0 1 1 0 0 0 0 0 0 0 0 0
1 0 1 0 x x x x x x x x x x
1 0 1 1 x x x x x x x x x x
1 1 0 0 x x x x x x x x x x
1 1 0 1 x x x x x x x x x x
1 1 1 0 x x x x x x x x x x
1 1 1 1 x x x x x x x x x x
Implementando por "1":
S0 = E 3' E 2' E 1' E 0' S5 = E 3' E 2 E 1 E 0

S1 = E 3' E 2' E 1' E 0 S6 = E 3' E 2 E 1 E 0'
S2 = E 3' E 2' E 1 E 0' S7 = E 3' E 2 E 1 E 0
S3 = E 3' E 2' E 1 E 0 S8 = E 3 E 2' E 1' E 0'
S4 = E 3' E 2 E 1' E 0' S9 = E 3 E 2' E 1' E 0
Si no simplificamos las funciones, utilizando inversores y puertas AND de 4

entradas podemos implementar el circuito del siguiente modo
E0 E1 E2 E3
S0
S9
Figura 2.13. Decodificador
Este decodificador activa (pone a 1) una de sus salidas, cuando se presenta una
combinacin vlida en la entrada. En cambio, si el cdigo no es vlido (por ejemplo,
1 1 1 1), no se activa ninguna salida. Por tanto, con este diseo se eliminan las
combinaciones de entrada no vlidas. Es posible disear un decodificador que no
elimine las combinaciones no vlidas, con la ventaja de que resulta un circuito ms
simple y econmico.
Ejemplo 2: Decodificador de BCD a segmentacin en siete
Los dispositivos de visualizacin de las calculadoras electrnicas y relojes

digitales utilizan diodos emisores de luz (LEDs). Cada dgito del dispositivo se forma
con siete segmentos, cada uno consistente en un LED que se ilumina mediante
seales digitales.
El decodificador que vamos a ver es un circuito combinacional que acepta un
dgito decimal en BCD y genera las salidas adecuadas para la seleccin de los
segmentos que representan el dgito decimal.
Disposicin de los segmentos en un display de 7 segmentos:
A a
Circuito a..g
B f b
combinacional:
C decodificador BCD e c
D a 7 segmentos
d
Segmentos activos para todos los dgitos decimales:
Figura 2.14. Decodificador BCD a 7 segmentos
Como vemos, cada segmento se utiliza para varios dgitos decimales, pero ninguno
de ellos se emplea para representar todos los dgitos decimales. Por tanto, debemos
determinar los segmentos que hay que activar para cada uno de los dgitos
decimales.
Dgito decimal Segmentos activados

0 a,b,c,d,e,f
1 b,c
2 a,b,d,e,g
3 a,b,c,d,g
4 b,c,f,g
5 a,c,d,f,g
6 a,c,d,e,f,g
7 a,b,c
8 a,b,c,d,e,f,g
9 a,b,c,d,f,g
La lgica de decodificacin de segmentos requiere cuatro entradas en cdigo

decimal binario (BCD) y siete salidas, una para cada segmento del display. La tabla
de verdad ser de salida mltiple, equivalente a 7 tablas de verdad, una por
segmento. Vamos a considerar que al tener "1" en las salidas, el segmento
correspondiente est encendido.
Dg. Entradas Salidas

dec. D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x
MULTIPLEXORES Y DEMULTIPLEXORES
Multiplexores
Son circuitos combinacionales con una estructura de varias entradas y una nica
salida de datos. Permiten seleccionar una de las entradas para realizar la
transmisin de datos desde dicha entrada a la salida, que es nica. Los
demultiplexores realizan la funcin inversa.
Esquemticamente:
Entradas Salida Entrada Salidas
Multiplexor Demultiplexor
Figura 2.15. Multiplexor (a) y Demultiplexor (b)
Un multiplexor es un selector de datos equivalente a un conmutador de "m"

entradas y una salida, por lo que tambin recibe el nombre de selector de datos o
conmutador electrnico.
La seleccin de la entrada se controla mediante unas entradas de seleccin o

control. Cuando slo tenemos una entrada de control (2 entradas), tambin se le
llama entrada de habilitacin (enable).
La entrada seleccionada viene biunvocamente determinada por la combinacin de

"0" y "1" en las entradas de control. Por tanto, si tenemos "m" entradas de datos,
harn falta "n" entradas de control, siendo m=2n .
El diagrama de bloques es:

E0
E1 MUX "m" entradas de informacin
S
4 "n" entradas de control (m=2n)
E2
entradas 1 nica salida (S)
E3
C0 C1
Como la salida de datos ser igual a la entrada de datos seleccionada, podemos

obtener una expresin lgica para la salida en funcin de las entradas de datos y las
entradas de seleccin.
Ejemplo: un multiplexor de 4 entradas de datos (4 a 1)
Su tabla de verdad es
En donde la x significa que el valor de dicha entrada no influye en la salida.

Implementando por "1" tenemos:
S = C 1' C 0' E 0 + C 1' C 0 E 1 + C1 C 0 E 2 + C1 C0 E 3
Esta funcin se puede simplificar ms. La implementacin con puertas lgicas es

la siguiente:
E0
E1 E2
S
E3
C0 C1
Figura 2.16. Multiplexor
Para diferente nmero de entradas el circuito tiene la misma estructura.
Demultiplexores
Un demultiplexor es un circuito combinacional que realiza la funcin inversa

de un multiplexor, es decir, expande un circuito de una sola seal de entrada a
varias seales de salida: 2n. La informacin se redirige a una sola salida. La
seleccin de la salida especfica es controlada por la combinacin de bits de n
lneas de seleccin o control.
El diagrama de bloque es:

S0
DEMUX 1 entrada nica (E)
S1
E 4 nentradas de control (m=2n)
salidas S2 m salidas
S3
C0 C1
El circuito es:
E
Si examinamos el circuito
S0 veremos que el circuito demultiplexor
es idntico a un decodificador de 2 a
S1 4 lneas con entrada de habilitacin:
S2 Para el decodificador: las

S3 entradas de datos son C0 y C1, y la
habilitacin es la entrada E.
Para el demultiplexor: la entrada E
provee los datos, mientras que las
C0 C1 entradas C 0 y C1 son las entradas de
control o seleccin.
Figura 2.17. Demultiplexor
Aunque ambos circuitos tienen aplicaciones diferentes, sus diagramas lgicos son
idnticos. Por esto, a los decodificadores con entrada de habilitacin se les llama
decodificador/demultiplexor.
Las aplicaciones de los demultiplexores son: Conversor serie-paralelo.
Ejemplo de demultiplexor: 74154, de 16 salidas.
CIRCUITOS COMPARADORES
La funcin bsica de un comparador consiste en comparar las magnitudes de dos
cantidades binarias (n bits) para determinar su relacin: igualdad y desigualdad
(menor, mayor):
A<B A=B A>B
El smbolo como bloque es:

S1 (A<B)
A
COMP A = a n ... a1 (n bits)
n S2 (A=B)
B = b n ... b1 (n bits)
B S3 (A>B)
n
Slo una de las tres salidas se pondr a 1, indicando la magnitud de A respecto

de B.
Comparador de nmeros binarios de 1 bit

Vamos a disear un comparador de 2 nmeros A y B de 1 bit cada uno (a y b). El

comparador tendr dos entradas (a y b) y 3 salidas (S 1, S 2, S 3):
La tabla de verdad:
Entradas Salidas
a b S1 (a<b) S2 (a=b) S3 (a>b)
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
Implementando por 1 las tres funciones de salida:
S1 = a'b
S2 = a'b' + ab = (a b)' = ( a'b + ab' )'
S3 = ab'
El circuito bsico ser:
a S1 (a<b)
S2 (a=b)
b S3 (a>b)
Figura 2.18. Comparador con compuertas
GENERADORES/COMPROBADORES DE PARIDAD
Durante la transmisin de informacin binaria se pueden producir errores. Para

detectar estos errores se utiliza el mtodo de paridad, el cual utiliza un bit de
paridad.
La idea del mtodo de paridad es la siguiente. Cualquier grupo de bits contiene

un nmero par o impar de 1's. Lo que hacemos es aadir un bit de paridad. Un bit
de paridad es un bit adicional incluido en el mensaje binario
para hacer que la cantidad de unos sea par o impar. El mensaje se transmite
(incluyendo el bit de paridad), y luego se comprueba en el extremo receptor. Si la
cantidad de bits 1's del mensaje no corresponden al bit de paridad
transmitido quiere decir que uno de los bits ha cambiado de valor, y por tanto, se
detecta un error.
El circuito que genera el bit de paridad del transmisor se llama generador de

paridad. No importa si se aade al principio o al final del mensaje a transmitir.
El circuito que comprueba el bit de paridad en el receptor se llama
comprobador de paridad.
Obviamente, un determinado sistema puede funcionar con paridad par o impar,

pero no con ambas:
Paridad par:
- El generador de paridad se encarga de aadir un bit de paridad tal que tengamos
un nmero par de 1's.
- El comprobador de paridad se encarga de comprobar que el nmero de 1's
recibidos es par.
Paridad impar:
- El generador de paridad se encarga de aadir un bit de paridad tal que tengamos
un nmero impar de 1's.
- El comprobador de paridad se encarga de comprobar que el nmero de 1's
recibidos es impar.
Ejemplo de circuito integrado de paridad de 9 bits (8 de informacin + 1 de

paridad) es el circuito 74180.
Ejemplo: Generador de paridad (par)
Vamos a transmitir un mensaje de 3 bits, con un bit de paridad. Podemos utilizar

paridad par o paridad impar. En este ejemplo utilizamos paridad par, es decir,
debemos generar el bit de paridad de tal forma que la cantidad total de unos
(incluyendo el bit de paridad) sea par.
Tabla de verdad: Funcin lgica:
P=x y z
Mensaje de 3 Bit de
bits paridad
x y z P Circuito:
0 0 0 0
x
0 0 1 1
y
0 1 0 1
P
0 1 1 0 z
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Circuito:
x
y
C
z
p
NOTA: Es obvio que los circuitos de generacin y comprobacin de paridad

siempre tienen una funcin de salida cuyos trminos son mitad 1 y mitad 0,
por lo que pueden implementarse con puertas XOR.
CIRCUITOS SECUENCIALES SINCRONOS Y ASINCRONOS Y MAQUINAS

DE ESTADOS FINITO
CIRCUITOS LGICOS SECUENCIALES
Un circuito cuya salida depende no solo de la combinacin de entrada, sino

tambin de la historia de las entradas anteriores se denomina Circuito
Secuencial. La historia de las entradas anteriores en un momento dado se
encuentra resumida en el estado del circuito, el cual se expresa en un
conjunto de variables de estado.
El circuito secuencial debe ser capaz de mantener su estado durante algn

tiempo, para ello se hace necesario el uso de dispositivos de memoria. Los
dispositivos de memoria utilizados en circuitos secuenciales pueden ser tan
sencillos como un simple retardador (inclusive, se puede usar el retardo
natural asociado a las compuertas lgicas) o tan complejos como un circuito
completo de memoria denominado multivibrador biestable o Flip Flop.
Como puede verse entonces, en los circuitos secuenciales entra un factor que
no se haba considerado en los combinacionales, dicho factor es el tiempo. De
hecho, los circuitos secuenciales se clasifican de acuerdo a la manera como
manejan el tiempo en circuitos secuenciales sncronos y circuitos secuenciales
asncronos.
En un circuito secuencial asncrono, los cambios de estado ocurren al

ritmo natural marcado por los retardos asociados a las compuertas lgicas
utilizadas en su implementacin, es decir, estos circuitos no usan elementos
especiales de memoria, pues se sirven de los retardos propios (tiempos de
propagacin) de las compuertas lgicas usados en ellos. Esta manera de
operar puede ocasionar algunos problemasde funcionamiento, ya que estos
retardos naturales no estn bajo el control del diseador y adems no son
idnticos en cada compuerta lgica.
Los circuitos secuenciales sncronos, slo permiten un cambio de estado
en los intantes marcados por una seal de sincronismo de tipo oscilatorio
denominada reloj. Con sto se pueden evitar los problemas que tienen los
circuitos asncronos originados por cambios de estado no uniformes en todo el
circuito.
Un sistema secuencial posee un 2n estados de entrada para n entradas

(X1...Xn). Poseen adems 2p estados de salida para p salidas (Z1...Zp) y un
nmero finito de estados internos (y1...ym) de ah que sean conocidos como
autmatas finitos. Segn la relacin entre las salidas y los estados internos
podemos distinguir:
AUTMATA de MEALY, las salidas se obtienen en funcin de las entradas y

los estados internos:
Figura 2.19. Autmata de Mealy
AUTMATA de MOORE, las salidas coinciden o dependen solo de los estados

internos
Figura 2.20. Autmata de Moore

CONCEPTOS GENERALES DE LATCHES Y FLIP-FLOPS:
Los circuitos biestables son aquellos que poseen dos estados estables
que se pueden mantener por tiempo indefinido, lo que nos permite tener
almacenado un dato en un dispositivo por el tiempo que se desee.
Las salidas del circuito, adems de ser funcin de las entradas son
funcin de la informacin almacenada en elementos de memo ria del circuito,
en el momento que se producen las entradas. Estn formados por un circuito
combinacional y un bloque de elementos de memoria:
Figura 2.21. Circuitos biestables
La seal del reloj indica a los elementos de memoria cuando deben cambiar su
estado. Existen dos tipos de biestables muy importantes: el latch y el flip- flop. Estos
circuitos estn compuestos por compuertas lgicas y lazos de retroalimentacin y
son considerados los circuitos bsicos que constituyen los sistemas digitales.
El latch es un circuito biestable asncrono, es decir que sus salidas cambian en la
medida en que sus entradas cambien. El flip- flop es un dispositivo secuencial
sincrnico que toma muestras de sus entradas y determina una salida slo en los
tiempos determinados por el reloj (CLK).
Adems, se pueden tener flip- flops Master-Slave y flip- flops disparados por flanco.
Los flip- flops Master-Slave estn conformados por dos latches con habilitacin en
cascada, es decir que la salida de un latch es la entrada del otro, mientras que el
flip- flop disparado por flanco posee un dispositivo para determinar cuando hay una
pendiente, ya sea de subida o de bajada, en el reloj que habilita el flip-flop.
El Flip-Flop S-R (Set-reset):
Es un circuito biestable conformado por un detector de transicin de impulsos que

est encargado de detectar cundo se tiene un flanco de subida o de bajada del
reloj (CLK), dos compuertas NAND encargadas de enviar estos pulsos a las
compuertas OR. En estas compuertas OR, una de las salidas est conectada a
la entrada de la otra compuerta, logrando una retroalimentacin:
Diagrama lgico del flip- flop S-R:
Tabla de verdad del flip- flop S-R:
Diagrama de tiempos del flip-flop S-R:
Figura 2.22. Flip Flop SR
Utilizando las equivalencias lgicas podemos definir al flip- flop S-R mediante
2 compuertas NOR:
El flip-flop D:
Est compuesto por dos compuertas NAND encargadas de enviar la seal de

habilitacin a las compuertas OR (al igual que el flip- flop SR se puede construir con
otras compuertas lgicas). La salida de una compuerta OR se transforma en la
entrada de la otra (retroalimentacin). Se puede observar la similitud con el flip- flop
SR, solamente difieren en una entrada de habilitacin y en que la entrada de Reset
es igual a la de Set negada
Diagrama lgico del flip- flop D:
Tabla de verdad del Flip-Flop D:

Diagrama de Tiempos del flip- flop D:
Figura 2.23. Flip Flop D
El flip-flop J-K:
El biestable S-R presenta problemas cuando se activan simultneamente las dos

entradas S y R. Podemos disear un biestable similar que no presente estos
problemas a partir de un biestable D (el resultado es el flip- flop J-K):
Tabla de verdad del biestable J-K:
Cronograma del biestable J-K (activado por flanco de subida):

Por medio de equivalencias lgicas se puede obtener el siguiente diagrama

lgico para el flip flop J-K:
Figura 2.24. Flip Flop JK
En este caso, para lograr un valor estable cuando se activan ambas entradas se
hace una retroalimentacin de Q y /Q con las compuertas de la entrada.
El Flip-Flop T (Toggle):
Mantiene su estado o lo cambia dependiendo del valor de T cada vez que se activa.
Se puede implementar utilizando un biestable J-K
Diagrama lgico del flip- flop T:
Tabla de verdad del flip- flop T:

Diagrama de tiempos del flip-flop T:
Figura 2.25. Flip Flop T
REGISTROS
Se forman a partir de biestables de tipo D conectados en cascada. Un registro con

N biestables es capaz de almacenar N bits. Son circuitos sincrnicos y todos los
biestables estn gobernados por la misma seal de reloj.
Podemos definir dos tipos de registros (de Almacenamiento y de Desplazamiento)
Registros de Almacenamiento:
Ej: Registro de 4 bits
D=(D0,D1,D2,D3) es el dato a escribir. Q=(Q0,Q1,Q2,Q3) es el dato ledo.

Registros de Desplazamiento:
Son circuitos sincrnicos que cuando se activan, se desplazan los bits de sus
biestables hacia derecha o hacia izquierda. Se clasifican de la siguiente manera:

Entrada Serie Salida Paralelo
Entrada Serie Salida Serie
Entrada Paralelo Salida Paralelo
Entrada Paralelo Salida Serie
Registros Universales.
Entrada/Salida Serie: Entra/Sale un bit en cada pulso de reloj.
Entrada/Salida paralelo: Entran/Salen todos los bits del dato en el mismo pulso de
reloj
Ej: Registro de Desplazamiento de 4 bits (Entrada Serie)
Figura 2.27. Registro de desplazamiento
Tabla de funcionamiento:
Entradas Salidas
/Clear Reloj EntradaSerie Q0 Q1 Q2 Q3
1 0 0 Q0 Q1 Q2
1 1 1 Q0 Q1 Q2
1 0 X Q0 Q1 Q2 Q3
0 X X 0 0 0 0
CONTADORES
Un contador de N bits se implementa utilizando N biestables de tipo T. Los

contadores se pueden clasificar en:
-Asncronos y Sncronos
-Ascendentes y descendentes
-Mdulo N.
Contadores Asncronos: Slo utilizan biestables sin ninguna puerta lgica

adicional. La entrada de reloj al contador slo se conecta al primero de los
biestables (el de menor peso).
La salida de estado de cada biestable (Q) o la complementaria (/Q) se conecta
con el inmediato posterior. Las entradas de datos de los biestables (J-K o T) se
conectan a un 1 fijo.
Contadores Sincrnicos: La seal externa del reloj est conectada a todos los
biestables, por lo tanto, se activan todos de manera simultnea.
La entradas de reloja al contador se conecta a las entradas de reloj de todos los
biestables. La entrada de datos (J-K o T) del biestable de menor peso se conecta a
un 1 fijo. Se precisan puertas adicionales para implementar la lgica que
indique cuando deben voltear su estado los biestables.
Contadores mdulo N: El mdulo de un contador es el nmero de cuentas

distintas que realiza dicho contador. Para implementar un contador de mdulo N, se
elige un contador con n bits (ascendente o descendente), siendo 2n-1 <N<2n y se
eliminan las cuentas sobrantes, aadiendo lgica combinacional. Por ejemplo, para
implementar un contador asncrono mdulo diez ascendente, que cuente los diez
dgitos decimales se necesita un contador ascendente de 4 bits, ya que 23< 4 < 24,
y se aade la lgica combinacional requerida.
Ejemplo: Contador asncrono mdulo 10:
Paso 1: elegir un Contador ascendente de 4 bits (de 0 a 15)

Paso 2: Detectar el 10 (1010 en binario) con una compuerta NAND
Paso 3: Reset de todos los biestables cuando ocurra la deteccin
Circuito:
Figura 2.28. Contadores de modulo N

MAQUINA DE ESTADOS FINITOS

DEFINICION
Son ciertos circuitos secuenciales que tienen un nmero determinado de
estados (2n). Pueden ser retroalimentados (flip flops, biestables) o mquinas
sincrnicas temporizadas cuando utilizan las primeras para crear circuitos
cuyas entradas son examinadas y cuyas salidas cambian con respecto a una seal
de reloj controlada. En cualquier caso, se tienen unas entradas, unas salidas y unos
estados.
ESTRUCTURA
Figura 2.29. Estructura mquina de estados finitos
Lgica de estado siguiente (F): Una funcin de las entradas y del estado actual.
Memoria de estados: Es un conjunto de n flip-flops que almacenan el estado
presente de la mquina, que tiene 2n estados diferentes. La seal de reloj controla
el cambio de estado en tales flip-flops.
La seal de reloj: dispone el funcionamiento de los flip-flops ya sea por disparo de
flanco o por disparo de pulso
Lgica de salida (G): Una funcin del estado actual y/o de las entradas
Mquina de Mealy: Es la mquina de estado en la cual la salida depende

tanto del estado presente como de las entradas externas. (Es el representado en la
figura 2.29).
Mquina de Moore: Es la mquina de estado en la cual las salidas solo dependen

del estado presente. Su estructura se muestra en la figura 2.30
Figura 2.30. Estructura mquina de Moore
DISEO DE MAQUINAS DE ESTADO SINCRONIZADAS CON RELOJ
Los pasos para disear una mquina de estados sincronizada con reloj,
comenzando con una descripcin verbal o especificacin escrita, son los
contrarios de los pasos de anlisis .
(1) Construir una tabla de estado/salida correspondiente a la descripcin o

especificacin, mediante nombres mnemotcnicos para los estados. (Puede
partirse del diagrama de estados correspondiente.
(2) Minimizar el nmero de estados en la tabla de estado/salida(opcional)
(3) Elegir un conjunto de variables de estado y asignar combinaciones de variables
de estado a cada uno de los estados.
(4) Sustituir las combinaciones de variable de estado en la tabla de
estado/salida para crear una tabla de transicin/salida que muestre la combinacin
de variable de estado siguiente y la salida para cada combinacin de estado/salida
(5) Elegir el tipo de flip flop que har la memoria de estado.
(6) Construir una tabla de excitacin que muestre los valores de excitacin
requeridos para obtener el estado siguiente deseado para cada
combinacin de estado/entrada.
(7) Derivar las ecuaciones de excitacin de la tabla de excitacin
(8) Derivar las ecuaciones de salida de la tabla de transicin/salida
(9) Dibujar el diagrama lgico que muestre los elementos de almacenamiento de
las variables de estado y realice las ecuaciones requeridas de excitacin y
salida.
Diseo de tablas de estado
El proceso es semejante a escribir un programa de computador:

Descripcin de entradas y salidas, ms bien precisa, pero con descripcin ambigua
de las relaciones deseadas entre ellas y sin ninguna idea de cmo obtener y sin
ninguna idea de cmo obtener en realidad las salidas deseadas a partir de las
entradas.
Determinacin de procedimiento de diseo
Nuevas identificaciones y manejo de elementos no tenidos en cuenta en el inicio
Prueba
Depuracin.
Ejemplo 1.
Disee una mquina de estado finito que produce salida 1 si la entrada es un

nmero par de unos, produce la salida 0 en caso contrario.
Solucin
Los dos estados de la mquina sern P e I donde P es par e I es impar. El estado
inicial es 0, que es un nmero par.
La tabla de transicin de estados es la siguiente:
f
0 1
P P I
I I P
La tabla de salida ser:
g
0 1
P 1 0
I 0 1
As, por ejemplo, si la entrada es 11101 entonces la salida vendr dada por:
g(P,11101) = g(g(P,1),1101)
= g(I,1101)
= g(g(I,1),101)
= g(P,101) = g(g(P,1),01)
= g(I,01) = g(g(I,0),1)
= g(I,1) = 1
RIESGOS O AZARES
AZARES
Un aspecto muy importante a considerarse dentro del anlisis transitorio de los

circuitos consiste en deducir las transiciones que tendrn lugar en sus estados.
Sera lgico pensar que para cada cambio de las seales de entrada, debera existir
como mximo un cambio en cada seal de salida (si tuviese que cambiar su valor
lgico) o ninguno (si no tuviese que cambiar dicho valor). No obstante esto no se
produce en la mayora de los casos reales.
El principal error consiste en suponer que se pueden producir cambios simultneos

de las diferentes seales del circuito. Como podemos apreciar en la figura 2.31, las
seales no llegan de forma simultnea a todas las partes del circuito debido a los
diferentes retrasos de cada puerta utilizada. Podemos apreciar que las seales de
entrada al circuito han cambiado simultneamente, pero a la puerta C no llegan los
cambios de forma simultnea, sino que el cambio de X1 llega antes. Luego la
puerta C realizar dos operaciones en lugar de una, como era de esperar.
TA
TA
X11
TC
X2
X2 TB TB
X21 X21
Figura 2.31. Imposibilidad de tener transiciones simultneas en ms de una seal

digital.
Estos retrasos no son controlados ya que adems de la funcin lgica, dependen

de otros muchos factores, tanto internos (dispositivos parsitos) como externos
(temperatura). Adems, la insercin de las seales de entrada (ya sea por un
operador humano, mecnico o electrnico) no garantiza que se puedan producir
cambios simultneos de seales, sino todo lo contrario (debido a la no idealidad de
los operadores).
Por lo tanto, estas transiciones no consideradas son de gran importancia, ya que

nos pueden conducir a situaciones errneas, y no necesariamente de forma
transitoria. Si dicho circuito se comporta como entrada de otro, puede que una
situacin anmala produzca que la situacin inicial no sea la correcta, obteniendo
un comportamiento diferente al deseado. Adems, cuanto ms transiciones sean

necesarias para la estabilizacin del circuito, quiere decir que el circuito consumir
ms potencia (la energa necesaria para llevar a cabo su operacin por unidad de
tiempo); este parmetro cobra cada vez ms importancia con el auge de los
sistemas sin cable. Por lo tanto,
Se denomina azar a cualquier desviacin del comportamiento esperado,
potencial o real, de un circuito de conmutacin cuando sufre un cambio en sus
entradas.
Las desviaciones potenciales, no reales, se siguen considerando azares debido a
que el comportamiento de un circuito (y en mayor grado, su rgimen transitorio)
puede depender de las condiciones de operacin en la que se encuentre el circuito,
como son la temperatura de operacin, la vida de los dispositivos, etc. A una
determinada temperatura, no se observa la presencia del azar, pero si se altera
dicha temperatura, los retrasos de las puertas pueden variar, ocasionando la
presencia del azar.
Supongamos que queremos pasar de la combinacin 000 a la 110 en la funcin

con las tablas de combinaciones de la figura 2.32. Como hemos visto antes, no
podemos cambiar ms de una seal de forma simultnea; luego primero debemos
cambiar una seal de entrada y luego la otra. Si tenemos en cuenta este
razonamiento, la salida pasar por un valor 0 sin que nosotros esperemos este
nivel. Por lo tanto, este pulso, mostrado en la figura 2.32, ser considerado un azar,
por la razn de que no es esperado.
Figura 2.32. Ejemplo de azar de funcin

Una vez que hemos detectado la presencia de azares, la cual va a reducir las
prestaciones del diseo, tenemos que obtener las causas de estos azares. Como
ya hemos dicho la causa principal de los azares es la imposibilidad de tener
cambios simultneos de ms de una seal. As, una primera causa son los cambios
simultneos de las seales de entrada, que debido a la funcin lgica
implementada provocar un azar.
Los azares provocados por la funcin lgica en s misma se denominan azares de
funcin.
Un ejemplo de azar de funcin es el mostrado en el ejemplo anterior. En ese

ejemplo, el azar era debido a que para llegar a la combinacin final se deba pasar
por otras combinaciones en las que la salida tomaba un valor diferente.
Una forma sencilla de evitar los azares de funcin ser imponer la restriccin de no
permitir cambios simultneos de seales de entrada. Con esta medida, la transicin
desde 000 a 110 no sera permitida y tendramos que elegir alguno de los dos
caminos anteriores. El comportamiento sera el mismo pero con la salvedad de que,
en caso de elegir el primer camino (donde se obtiene la presencia del azar), el
pulso de bajada es esperado y ya no sera considerado azar.
Hasta ahora slo hemos tratado las seales de entrada, no obstante, en un circuito
existen tres tipos de seales: entrada, salida e internas. La imposibilidad de
cambiar simultneamente ms de una seal interna producir un comportamiento
similar, aunque solamente se haya cambiado una seal de entrada. La funcin
anterior puede tener la implementacin mostrada en la figura 2.33.
Vamos a estudiar la transicin 011 a 001. En esta transicin slo cambia la

seal B, por lo que no existirn azares de funcin. No obstante, podemos apreciar
que se tiene que producir una transicin simultnea de las seales N2 y N3. Como
esto no es posible, se producir un azar en la seal N4 que se transmitir a la
salida.
Si estudiamos la transicin 111 a 101, podemos apreciar que no existirn azares

de funcin, ya que al igual que antes slo se produce el cambio de una sola seal
de entrada. No obstante se deberan producir una transicin simultnea en las
seales N2, N3 y N5. Como esto no es posible, se producir un azar en la seal N4
(debido a la transicin de N2 y N3) que se unir a otro en la salida (debido al azar
de N4 y a N5).
Estos ltimos azares no son debidos a la funcin lgica, sino al circuito lgico que
implementa la funcin lgica.
Los azares provocados por la implementacin lgica del circuito se denominan
azares lgicos.
En este caso se aprecia ms claro que la no simultaneidad de las transiciones se

debe a los retrasos de las puertas utilizadas y a su interconexin.
En el ejemplo anterior, hemos observado dos comportamientos diferentes. La

diferencia radica en que la seal de salida, al alcanzar el estado estacionario, deba
cambiar de valor o no. Esta diferencia nos da otra clasificacin de azares:
Azares estticos.- donde la seal de salida en la que se produce el azar no
debera cambiar su estado. Este tipo de azares se debe a que dos seales que
deberan ser complementarias entre s, no lo son en un determinado intervalo
temporal dentro del estado transitorio. En nuestro caso seran N2, que debera
valer , y N3, que debera valer ; pero debido a los retrasos de las puertas se
observa que en el transitorio que ser imposible en el estado estacionario.
Figura 2.33. Ejemplo de azares lgicos.

Azares dinmicos.- donde la seal de salida en la que se produce el azar s

debe cambiar de estado. Este tipo de azares se puede ver como un azar esttico
al que se le ha aadido la transicin de una seal. En nuestro caso sera el azar
esttico producido por las seales N2 y N3, al que se le ha aadido la transicin
de la seal B a travs de N5.
Esta clasificacin es vlida tanto para azares de funcin como para azares
lgicos. Como hemos visto que la forma de eliminar los azares de funcin
consiste en prohibir cambios en varias seales de forma simultnea, de ahora en
adelante nos referiremos a azares lgicos permitiendo nicamente cambios en
una sola seal de entrada.

02 Repaso de Electronica Digital y Circuitos Combinacionales

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UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA

CAPTULO 2: REPASO DE ELECTRONICA DIGITAL

El proceso de miniaturizacin de la electrnica, iniciado en la dcada de los

Los circuitos digitales son sumamente apropiados para su insercin en circuitos

operaciones del Algebra de Boole, sus tablas de verdad y representacin

Figura 2.1. Propiedades del Algebra de Boole: Tablas y representacin grfica

PRIMERAS FAMILIAS LGICAS: C. I. CON TRANSISTORES BIPOLARES

Figura 2.2. Puerta NOR RTL

Pronto se mejoraron las caractersticas de estas puertas integradas, en cuanto a

Figura 2.3. Puerta NAND DTL

A partir de este esquema (puerta "y" + inversor), aprovechando en mayor

familia lgica TTL (lgica de transistores con transistores).

Figura 2.4. Puerta NAND TTL

La puertas TTL se alimentan a 5 V; su tensin de conmutacin se sita en el

Esta lnea de evolucin de las puertas con transistores bipolares constituye la

particular, para sistemas de muy alta velocidad.

La serie 74LS sigue siendo til para recambio y mantenimiento de los

DESARROLLO DE LAS TECNOLOGAS MOS: FAMILIA CMOS

La integracin de transistores MOS present inicialmente grandes dificultades,

La primera serie CMOS adopt el indicativo 40 y presentaba fuertes limitaciones

alimentacin, con tiempos de propagacin de 200 ns para VCC = 3 V que pasan a

PUERTAS LGICAS DE LA FAMILIA CMOS

La circuitera del INVERSOR CMOS bsico se muestra en la Figura 2.5. El

El circuito mostrado en la Figura 2.5 representa un Inversor CMOS y est formado

A continuacin, consideremos el caso donde A1 = 0 V (la entrada A1 est en nivel

En resumen QP1 se activa y el transistor QN1 se pone en estado de corte. El

Como podemos observar, los transistores operan de forma complementaria.

Estos datos de operacin se resumen en la Figura 2.5, donde se muestra que el

Figura 2.5. Inversor CMOS

Compuerta NAND CMOS

Se pueden construir otras funciones lgicas diferentes del inversor bsico. La

Figura 2.6. Compuerta NAND CMOS

Compuerta NOR CMOS

Una compuerta NOR CMOS se forma agregando un P-MOSFET en serie y un N-

Figura 2.7. Compuerta NOR CMOS

Las compuertas AND y OR CMOS se pueden formar combinando compuertas

DIAGRAMAS DE TIEMPOS, RETARDOS

Figura 2.8. Retardos de propagacin en puertas lgicas

Ambos tiempos de propagacin suelen tener valores prximos entre s, lo cual

Retardo de propagacin de las compuertas TTL y CMOS.

TTL CMOS 3,3 V CMOS 5 V

Retardo de Propagacin de puerta, tp 3,3 10 7 9 4,3 3 7 5 3,7

Los circuitos lgicos digitales pueden ser de dos tipos: combinacionales o

De la definicin se deduce que cada salida en un instante de tiempo determinado,

Ahora bien, en cuanto a la implementacin mediante circuitos electrnicos, hay que

Figura 2.9. Sistema combinacional

Semisumador (half adder)

Implementando por "1":

La suma S responde a una funcin OR-exclusiva y el acarreo C a una funcin AND.

Figura 2.10. Semisumador

Si no deseamos utilizar la puerta OR-Exclusiva por su coste superior, el

Figura 2.11. Semisumador con AND, OR, INVERSOR

Etapa de sumador (sumador completo)

Es un circuito combinacional capaz de sumar dos dgitos (cifras) binarios,

a b Cin S Cout a Suma (S)

Una forma simple de implementar la etapa de sumador es a partir de dos

Figura 2.12. Sumador completo

Son circuitos combinacionales que permiten pasar una informacin en forma

Ejemplo: Codificador octal a binario

Si implementamos por 1, obtenemos las funciones lgicas de las 3 salidas:

Vemos que el decodificador puede implementarse con 3 puertas OR de 4 entradas.

Otra ambigedad de este codificador es que se genera una salida de 0s cuando

Cualquier codificador que funcione como el descrito anteriormente recibe el nombre