CURSO DE SISTEMAS DIGITALES SECUENCIALES

Paso 3: Disear la Mquina de estado

TRABAJO PRACTICO NMERO 2.

UNIDAD II

AUTOR:

LUIS GLEIMER LAMBRAO NORIEGA

CODIGO; 9146541

TUTOR

JAMES HERNAN BETANCOURT ROMO

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA. UNAD CEAD

MEDELLIN

2017
 INTRODUCCIN

Para la realizacin de este trabajo se debe tener en cuenta el uso de los

FLIP-FLOPS y un temporizador 555 para controlar el tiempo de la
secuencia de los 15 nmeros, que para este caso ser de tres segundos
en el diseo su utilizara Proteus con el fin de verificar la funcionalidad de
nuestro circuito.

Sabemos que un FLIP-FLOP, es un multivibrador capaz de permanecer

en uno de dos estados posibles durante un tiempo indefinido en ausencia
de perturbaciones. Esta caracterstica es ampliamente utilizada en
electrnica digital para memorizar informacin.

En este trabajo se evidencia el ejercicio de los temas abordados en la

Unidad nmero 2 el cual consiste en la construccin de un circuito
secuencial que permita en un display de siete segmentos la secuencia de
diez nmeros de manera cclica.
 OBJETIVO

Disear un circuito secuencial utilizando la circuitera convencional que

muestre en un display de siete segmentos los nmeros
2 4 6 8 0 12 14 15 13 11 9 7 5 3 1.
Con un temporizador C555 con una frecuencia de oscilacin de tres (3)
segundos, de manera que cuando se inicie el circuito inicie la secuencia
 DESCRIPCIN DEL PROBLEMA

Dar solucin al siguiente problema: Disear un circuito secuencial que

permita en un display de siete segmentos la secuencia de diez nmeros
de la siguiente forma cclica. 2 4 6 8 0 12 14 15 13 11
9 7 5 3 1. Con un temporizador C555 con una frecuencia de
oscilacin de tres (3) segundos.

DISEO

Partes requeridas:
1. 555 en nuestro caso utilizaremos el inyector de pulsos que trae
por defecto el Aplicativo Proteus
2. Compuetas lgicas AND y OR
3. Flip-flop
4. Decodificador binario de decimal
5. Display de 7 segmentos

Componentes que se van a utilizar:

1. Compuertas lgicas TTL. 7408, 7432, 4070, 7406

2. Flip Flop tipo. 74107 - 7474
3. Generador de pulso 555 de Proteus
4. Decodificador 74283
5. Display de 7 segmentos
6. Entre otros
 Interpretacin terica de los componentes a utilizar

Compuerta lgica 7408

El TTL (Lgica Transistor - Transistor) 7408 es un circuito que contiene
puertas lgicas AND.
En las siguientes figuras se visualiza sus caractersticas

TABLA DE VERDAD COMPUERTA AND

A B Q

0 0 0

0 1 0

1 0 0

1 1 1

COMPUERTA LGICA 7432: Este circuito integrado consta de 4 puertas

OR de dos entradas con salida en Totem Pole. Su funcin es realizar la
suma lgica de las dos variables de entrada.
 TABLA DE VERDAD COMPUERTA OR
A B X
0 0 0
0 1 1
1 0 1
1 1 1

Compuerta lgica 7406

Efectivamente el 7406 es un disparador Schmitt, lo cual quiere decir que
encuadra la seal de entrada, es decir toma ciertos valores de voltaje
para un '0' lgico y otros para un '1' ; tambin cabe sealar que es un
inversor.

COMPUERTA NOT

TABLA DE VERDAD COMPUERTA NOT

0 1

1 0
Flip Flop tipo 74107

Flip-Flop J-K

El "flip-flop" es el ms verstil de los flip-flops bsicos. Tiene el carcter

de seguimiento de entrada del flip-flop sincronizado, pero tiene dos
entradas, denominadas tradicionalmente J y K. Si J y K son diferentes, la
salida Q toma el valor de J durante la subida del siguiente pulso de
sincronismo.

Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si

J y K son ambos high (alto), entonces en la siguiente subida de clock la
salida cambiar de estado. Puede realizar las funciones del flip-flop
set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar
tambin como un flip-flop T para conseguir la accin de permutacin en
la salida, si se conectan entre s las entradas J y K.
Esta aplicacin de permutar el estado, encuentra un uso extensivo en los
contadores binarios
 TABLA DE VERDAD FLIP-FLOP

SET RESET Q
Q

1 1 NO CAMBIA NO CAMBIA

1 0 0 1

0 1 1 0

0 0 1 1

INTEGRADO FLIP-FLOP 7474

 Caractersticas del Integrado LM 555

El temporizador IC 555 es un circuito integrado (chip) que se utiliza en

una variedad de aplicaciones y se aplica en la generacin de pulsos y de
oscilaciones. El 555 puede ser utilizado para proporcionar retardos de
tiempo, como un oscilador, y como un circuito integrado flip-flop. Sus
derivados proporcionan hasta cuatro circuitos de sincronizacin en un solo
paquete.
Descripcin de las patillas del temporizador 555
Pines del 555.GND (normalmente la 1): es el polo negativo de la
alimentacin, generalmente tierra (masa).
Disparo (normalmente la 2): Es donde se establece el inicio del tiempo de
retardo si el 555 es configurado como monoestable. Este proceso de
disparo ocurre cuando esta patilla tiene menos de 1/3 del voltaje de
alimentacin. Este pulso debe ser de corta duracin, pues si se mantiene
bajo por mucho tiempo la salida se quedar en alto hasta que la entrada
de disparo pase a alto otra vez.
Salida (normalmente la 3): Aqu veremos el resultado de la operacin del
temporizador, ya sea que est conectado como monoestable, astable u
otro. Cuando la salida es alta, el voltaje ser el voltaje de alimentacin
(Vcc) menos 1.7 V. Esta salida se puede obligar a estar en casi 0 voltios
con la ayuda de la patilla de reinicio (normalmente la 4).

Reinicio (normalmente la 4): Si se pone a un nivel por debajo de 0.7

Voltios, pone la patilla de salida a nivel bajo. Si por algn motivo esta
patilla no se utiliza hay que conectarla a alimentacin para evitar que el
temporizador se reinicie.
Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza
en el modo de controlador de voltaje, el voltaje en esta patilla puede
variar casi desde Vcc (en la prctica como Vcc -1.7 V) hasta casi 0 V
(aprox. 2 V menos). As es posible modificar los tiempos. Puede tambin
configurarse para, por ejemplo, generar pulsos en rampa.
Umbral (normalmente la 6): Es una entrada a un comparador interno que
se utiliza para poner la salida a nivel bajo.
Descarga (normalmente la 7): Utilizado para descargar con efectividad el
condensador externo utilizado por el temporizador para su
funcionamiento.
Voltaje de alimentacin (VCC) (normalmente la 8): es la patilla donde se
conecta el voltaje de alimentacin que va de 4.5 V hasta 16 V.
Multivibrador Astable
Temporizador 555 en modo astable
Este tipo de funcionamiento se caracteriza por una salida con forma de
onda cuadrada (o rectangular) continua de ancho predefinido por el
diseador del circuito. El esquema de conexin es el que se muestra. La
seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un
tiempo t2. La duracin de estos tiempos depende de los valores de R1,
R2 y C, segn las frmulas siguientes:
t1=ln(2)(R1+R2)C [segundos]
t10,693(R1+R2)C
t2=ln(2)R2C [segundos]
t20,693R2C
La frecuencia con que la seal de salida oscila est dada por la
frmula:f10,693C(R1+2R2)
el perodo es simplemente: T=1f
Tambin decir que si lo que queremos es un generador con frecuencia
variable, debemos variar la capacidad del condensador, ya que si el
cambio lo hacemos mediante los resistores R1 y/o R2, tambin cambia el
ciclo de trabajo o ancho de pulso (D) de la seal de salida segn la
siguiente expresin:
D=R1+R2(R1+2R2)

Hay que recordar que el perodo es el tiempo que dura la seal hasta que
sta se vuelve a repetir (Tb - Ta).

En nuestro caso utilizaremos el generador de pulso que trae por

defecto el aplicativo proteus
 DIAGRAMA DE ESTADOS

2
1 4
3 6

5 8

7 0

9 12

11 14
13 15
 DIAGRAMA DE ESTADOS EN BINARIO

0010
0010 0100

0001 0110

0011 1000

0101 0000

0111 1100

1001 1110

1011 1111
1101

TABLA DE ESTADOS PRESENTE

Secuencia
Q3 Q2 Q1 Q0
deseada

2 0 0 1 0

4 0 1 0 0

6 0 1 1 0

8 1 0 0 0

0 0 0 0 0

12 1 1 0 0

14 1 1 1 0
 15 1 1 1 1

13 1 1 0 1

11 1 0 1 1

9 1 0 0 1

7 0 1 1 1

5 0 1 0 1

3 0 0 1 1

1 0 0 0 1

TABLA DE ESTADO FUTURO

Secuencia
Q3 Q2 Q1 Q0
deseada

4 0 1 0 0

6 0 1 1 0

8 1 0 0 0

0 0 0 0 0

12 1 1 0 0

14 1 1 1 0

15 1 1 1 1

13 1 1 0 1

11 1 0 1 1

9 1 0 0 1
 7 0 1 1 1

5 0 1 0 1

3 0 0 1 1

1 0 0 0 1

2 0 0 1 0

Tabla de los flip-flops

Estado Salida de Cada Estado

Actual Estado Siguiente

Qn Qn+1 J k

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

Qn es el estado actual del flip-flop

Qn+1 es el estado futuro del flip-flop
X indica los estados indiferentes del flip-flop.
Para el flip-flop JK las entradas son precisamente J y K
 Tabla de Estados para Cada Flip-Flop

Entradas para cada Flip Flop

FF3 FF2 FF1 FF0

J3 K3 J2 K2 J1 K1 J0 K0
0 X 1 X X 1 0 X
0 X X 0 1 X 0 X
1 X X 1 X 1 0 X
X 1 0 X 0 X 0 X
1 X 1 X 0 X 0 X
X 0 X 0 1 X 0 X
X 0 X 0 X 0 1 X
X 0 X 0 X 1 X 0
X 0 X 1 1 X X 0
X 0 0 X X 1 X 0
X 1 1 X 1 X X 0
0 X X 0 X 1 X 0
0 X X 1 1 X X 0
0 X 0 X X 1 X 0
0 X 0 X 0 1 X 1

Mapas de Karnaugh y implementacin con compuertas lgicas

F:1(~Q0*Q2)+(~Q0*Q1*Q3)+(Q0*~Q1*~Q2)+(~Q0*~Q1*~Q3)
F:2(~Q1*~Q2)+(~Q0*~Q2*~Q3)+(~Q0*Q2*Q3)+(~Q0*~Q1)
 F:3(~Q1*~Q2)+(~Q0*Q3)+(~Q0*Q1)

F:4(~Q0*Q2*~Q3)+(~Q0*Q1*~Q2*Q3)+(~Q0*~Q1*Q2)+(Q0*~Q1*~
Q2)+(~Q0*~Q1*~Q3)
F:5(~Q1*~Q2*~Q3)+(~Q0*Q2*~Q3)+(~Q0*Q1*~Q2*Q3)
F:6(~Q0*Q1*~Q3)+(~Q0*Q1*~Q2)+(Q0*~Q1*~Q2)+(~Q0*~Q2*~Q3
)
F:7 (Q0*~Q1*~Q2)+(~Q0*Q1*~Q2)+(~Q0*~Q1*Q2)+(~Q0*Q1*~Q3)
VIDEOS DE FUNCIONAMIENTO DEL TALLER 2

https://youtu.be/QiaAw6MQchM
 CONCLUSIONES

El diseo del Robot nos permiti afianzar nuestros conocimientos

en el campo de los circuitos secuenciales, entrando en el anlisis de
cada uno de los componentes empleados en su elaboracin.

Los flip-flop permiten el almacenamiento de un solo bit, y de esta

manera no se pierde la informacin. Cabe anotar que los flip-flop
son voltiles, es decir, que una vez se ha retirado la alimentacin
se pierde el dato almacenado.

La utilizacin de los flip-flop facilita el proceso de control, ya que al

retener la informacin de los detectores, permite que se evada al
obstculo en el momento apropiado.
 REFERENCIAS

Georffrey Acevedo Gonzlez. (2008). Modulo de Sistemas Digitales Secuenciales.

Medellin, Colombia: UNAD

Sede Web del Campus Virtual de la UNAD. Recuperado el 20 de Marzo de 2011, de

http://campus07.unadvirtual.org/moodle/course/view.php?id=14

Foro MundoDivX &H264.Manual CamStudio. Actualizado 02 de Marzo de 2009,

Recuperado 12 marzo de 2011 en la direccin electrnica
http://www.mundodivx.org/foro/index.php?topic=34625.0