REPBLICA BOLIVARIANA DE VENEZUELA

INSTITUTO UNIVERSITARIO POLITCNICO

SANTIAGO MARIO
EXTENSIN MATURN
ESCUELA DE INGENERA DE SISTEMAS

FLIP-FLOPS, CONCEPTOS, CARACTERISCAS, COMPUERTAS LGICAS

Y TABLAS DE LA VERDAD.

Autor:
Acosta, Vctor
C.I: V- 20.916.489
Hurtado, Nicols
C.I: V- 25.358.887
Marcano, Antonio
C.I: V- 25.538.688

Docente:
Marn, Williams
Electrnica Digital. Secc. G Turno Maana

Maturn, Agosto 2017

 NDICE

INTRODUCCIN ........................................................................................................ 1
CONCEPTO DE FLIP-FLOPS. .................................................................................... 2
FLIP-FLOPS ACTIVADOS POR NIVEL ............................................................... 2
FLIIP-FLOP RS (SET-RESET) ............................................................................ 2
FLIP FLOP RS SNCRONO ................................................................................ 5
FLIP FLOP D (DATA O DELAY) ....................................................................... 7
FLIP-FLOPS ACTIVADOS POR FLANCO ........................................................... 8
FLIP FLOP JK (JUMP KEEP) ............................................................................. 8
FLIP FLOP T (TOGGLE) ................................................................................... 10
DISPARO DE LOS FLIP FLOPS .............................................................................. 12
EJERCICIO PROPUESTO ......................................................................................... 13
CONCLUSIN ........................................................................................................... 14
REFERENCIAS .......................................................................................................... 15
 INTRODUCCIN

Los circuitos lgicos se clasifican en dos categoras: circuitos lgicos

combinacionales y circuitos lgicos secuenciales. Los bloques bsicos para construir
los circuitos lgicos combinacionales son las puertas lgicas; mientras que para los
circuitos lgicos secuenciales, lo son los flip-flops. Los circuitos lgicos secuenciales
son muy importantes debido a su caracterstica de memoria. Los flip-flops tambin se
denominan cerrojos, multivibrador biestable o simplemente biestable. Los flip-flops
se interconectan para formar circuitos lgicos secuenciales que almacenan datos,
generan tiempos, cuenten y sigan secuencias.

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 CONCEPTO DE FLIP-FLOPS.

El flip-flop es un circuito lgico biestable, es decir posee dos estados estables,

denominados SET (1 o activacin) y RESET (0 o desactivacin), en los cuales se
puede mantener indefinidamente, lo que permite el almacenamiento de un bit. Los
flip-flops se implementan con puertas lgicas y son los bloques bsicos de
construccin de contadores, registros y otros circuitos de control secuencial. Tambin
se emplean en ciertos tipos de memorias. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se
dividen en:
Asncronos: Solamente tienen entradas de control. El ms empleado es el
biestable RS.
Sncronos: Adems de las entradas de control posee una entrada de
sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan
sncronas y en caso contrario asncronas. Por lo general, las entradas de control
asncronas prevalecen sobre las sncronas. La entrada de sincronismo puede ser
activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los
biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los
activos por flancos los tipos JK, T y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar
las deficiencias de los latches (biestables asncronos o sincronizados por nivel). La
diferencia bsica entre latches y flip-flops es la manera en que cambian de un estado a
otro.

FLIP-FLOPS ACTIVADOS POR NIVEL

FLIIP-FLOP RS (SET-RESET)

El flip-flop bsico se denomina flip-flop RS. El smbolo lgico

correspondiente se muestra en la figura 1.

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 Figura 1 Smbolo lgico para un Flip-Flop Rs

Como podemos ver, este smbolo lgico nos muestra dos entradas etiquetadas
con (S) set y (R) reset. De forma distinta a como ocurre con las compuertas lgicas,
los flip-flop poseen salidas complementarias, denominadas Q y Q. La salida Q se
considera la salida normal, mientras que la Q, no es mas que la complementaria de
Q, y por eso se denomina salida complementaria; por lo tanto si Q=1, entonces Q=0
y viceversa.
Las caractersticas del funcionamiento del flip-flop RS son las siguientes:
Dependiendo de los elementos usados para construir el flip-flop RS, ste
tendr una combinacin de valores S y R con la cual mientras haya suministro
de energa retendr por tiempo indefinido la informacin que le fue colocada
anteriormente.
Desgraciadamente, tendr tambin otra combinacin de valores que lo
colocarn en un estado no-definido en el cual las salidas Q y Q' dejarn de ser
complementarias. Esta combinacin de valores debe evitarse a toda costa.
Este elemento, como todos los dems bloques fundamentales en los circuitos
lgicos, se puede construir empleando funciones lgicas bsicas. En general,
el flip-flop RS se construye empleando ya sea funciones NAND o funciones
NOR.
Una forma de analizar el comportamiento "interno" del flip-flop RS cuando es
construido a partir de funciones lgicas bsicas es considerar para cada
combinacin de unos y ceros a la entrada todas las combinaciones posibles de

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 unos y ceros a la salida, eliminando sistemticamente las combinaciones de
unos y ceros que no sean compatibles. Este mtodo resulta algo laborioso

El flip-flop RS se puede construir a partir de puertas lgicas. En la figura 1.2

se muestra un flip-flop RS construido a partir de dos compuertas NAND. Igual que en
los circuitos lgicos combinacionales, una tabla de verdad define la operacin del
flip-flop RS. Observemos que cuando en la tabla se indica la condicin de set,
significa poner la salida normal Q a 1. De la misma manera, la condicin de reset
significa borrar o poner la salida Q a 0. Observemos tambin, que la salida
complementaria Q, es exactamente la opuesta. Debido a que se mantienen
temporalmente los datos, puede considerarse el flip-flop RS como un dispositivo de
memoria que contiene un solo bit como dato.

Figura 1.2 Flip-flop Rs construido a partir de 2 compuertas lgicas NAND

Tabla 1. Tabla de la verdad del Flip-Flop RS

En la tabla de la verdad se define la operacin del flip-flop Rs. Primero

encontramos el estado Prohibido en donde ambas salidas estn a 1 o nivel ALTO.
Luego encontramos la condicin Set del flip-flop. Aqu un nivel BAJO o 0 lgico,
activa la entrada de set(S). Esta pone la salida normal Q al nivel alto o 1.

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Seguidamente encontramos la condicin Reset. El nivel BAJO o 0, activa la entrada
de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la
condicin de inhabilitacin o Mantenimiento, del flip-flop RS. Las salidas
permanecen como estaban antes de que existiese esta condicin, es decir, no hay
cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa
poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida
complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs
de circuitos integrados.

FLIP FLOP RS SNCRONO

El flip-flop bsico RS es un dispositivo asncrono, es decir que no operan

conjuncin con un reloj o dispositivo de temporizacin. Cuando se activa una
entrada, se activa inmediatamente la salida, como en los circuitos lgicos
combinacionales. El flip-flop RS sncrono, aade una valiosa caracterstica de
sincronismo al cerrojo flip-flop RS bsico, ya que opera en conjuncin con una seal
de reloj, lo que quiere decir que opera sncronamente. El smbolo lgico para el flip-
flop RS sncrono se muestra en la figura 2.

Figura 2.Smbolo Lgico para un Flip-Flop Sncrono

El flip-flop RS sncrono puede implementarse tambin con compuertas

NAND. La figura 2.1 muestra como se aaden dos puertas NAND al flip-flop RS
bsico para construir un flip-flop RS sncrono. La entrada de reloj (CLK) dispara el
flip-flop (lo habilita) cuando el pulso de reloj alcanza un nivel alto.

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Figura 2.1 Flip-flop Rs Sncrono construido a partir de 2 compuertas lgicas NAND

Tabla 2. Tabla de la verdad del Flip-Flop RS Sncrono

El modo de mantenimiento se describe en la primera lnea de la tabla de la

verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y
S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de
reloj. Este modo tambin puede llamarse de inhabilitacin del Flip-Flop. La lnea 2
es el modo de reset.
La salida normal Q se borrar cuando un nivel ALTO (o 1 Lgico) active la
entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el Flip-
Flop no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del
nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo
set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en
el nivel ALTO), poniendo la salida Q a 1.
La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las
entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.
Los flip-flops sincrnicos:
Estn sometidos a un reloj, estableciendo la frecuencia de sus acciones.

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 No detectan cambios en la informacin si ocurren dos pulsaciones
continuas.
Sus cambios no prevalecen ante los cambios de los Flip-Flops
Asincrnicos.

FLIP FLOP D (DATA O DELAY)

El smbolo lgico para un flip-flop tipo D, se muestra en la figura 3, Como

podemos ver, este flip-flop solo tiene una entrada de datos (D), una entrada de reloj
(CLK) y las salidas habituales Q y Q. Si observamos bien en la figura 3, en la
entrada correspondiente a la seal de reloj, tiene un pequeo > dentro del smbolo, lo
que nos indica que es un dispositivo disparado por flanco, esto quiere decir, que el
dato presente en la entrada (D), se transfiere a la salida (Q) durante la transicin de
bajo a alto o de alto a bajo (segn el dispositivo) del pulso de reloj.

Figura 3. Smbolo lgico para un Flip-Flop D

Caractersticas del funcionamiento del Flip-Flop D:

El flip-flop D es tan til y tan verstil que se puede adquirir en pares dentro
de un circuito integrado de bajo costo como el 4013.
Aunque menos verstil que el flip-flop J-K, requiere de mucho menos
conexiones que el flip-flop J-K en una infinidad de circuitos, o sea, ofrece
menos problemas de alambrado en la construccin de circuitos lgicos.
Un flip-flop tipo D resulta muy til cuando se necesita almacenar un nico bit
de datos (1 a 0). Si se aade un inversor a un flip-flop SR obtenemos un flip-
flop tipo D bsico.

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 A diferencia de los flip-flops SR y JK, el tipo D solo tiene una entrada
sncrona de control, D. La salida Q va hacia el mismo estado que se
encuentra la entrada D en cada flanco de subida de reloj.

Tabla 3. Tabla de la verdad del Flip-Flop D

Esta clase de flip-flop tiene solamente una entrada de datos (D), y una entrada
de reloj (CLK). Las salidas Q Y 1. Tambin se denomina " flip-flop de retardo.
Cualquiera que sea el dato en la entrada (D), ste aparece en la salida normal
retardado un pulso de reloj. El dato se transfiere durante la transicin del nivel BAJO
al ALTO del pulso del reloj.

Figura 3.1. Circuito lgico D Flip-Flop

FLIP-FLOPS ACTIVADOS POR FLANCO

FLIP FLOP JK (JUMP KEEP)

El smbolo lgico para un flip-flop JK se muestra en la figura 4. Este flip-flop

puede considerarse como flip-flop universal; los dems tipos de flip-flop pueden
construirse a partir de l. Este dispositivo tiene tres entradas J, K y CLK. Las entradas
J y K, son las entradas de datos y la entrada de CLK transfiere el dato de las entradas
a las salidas. La tabla de verdad del flip-flop JK nos muestra un pulso completo de

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reloj debajo de la entrada de reloj (CLK) Muchos flip-flops JK son disparados por
impulsos. Se trata un pulso completo de reloj en transferir el dato de las entradas a las
salidas del flip-flop.

Figura 4. Smbolo lgico para un Flip-Flop JK

Las caractersticas de funcionamiento del flip-flop J-K son las siguientes:

Cuando J=1 y K=1, al ir la entrada de la terminal de reloj C (clock) de 1 a 0
nada ocurre y el flip-flop J-K retiene el estado que posea anteriormente
Cuando J=1 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado
Q=1 independientemente del estado en el que se encontraba anteriormente.
Cuando J=0 y K=1, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el
estado Q=0 independientemente del estado en el que se encontraba
anteriormente.
Cuando J=0 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar un
estado opuesto a aqul en el cual se encontraba anteriormente. Esto quiere
decir que si antes de la transicin en la terminal C de 1 a 0 el flip-flop J-K se
encontraba en el estado Q=1, entonces tomar el estado Q=0 despus de la
transicin. Asimismo, si se encontraba en el estado Q=0 antes de la transicin,
entonces tomar el estado Q=1 despus de la transicin.

A continuacin veremos la tabla de la verdad del flip-flop JK:

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 Tabla 4. Tabla de la verdad del Flip-Flop JK

Observamos los modos de operacin en la parte izquierda y la tabla de la

verdad hacia la derecha. La lnea 1 muestra la condicin de Mantenimiento o
inhabilitacin. La condicin de Reset del flip-flop se muestra en la lnea 2 de la tabla
de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop
cambia a 0(Q=0). La lnea 3 muestra la condicin de "set" del flip-flop JK. Cuando
J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La lnea 4 muestra
una condicin muy difcil para el flip-flop JK que se denomina de conmutacin.

Figura 4.1: Circuito lgico JK Flip-Flop

FLIP FLOP T (TOGGLE)

Se obtiene del tipo JK cuando las entradas J y K se conectan para proporcionar

una entrada nica designada por T. El flip-flop T, por lo tanto, tiene slo dos
condiciones. Cuando T = 0 ( J = K = 0) una transicin de reloj no cambia el estado
del flip-flop. Cuando T = 1 (J = K = 1) una transicin de reloj complementa el estado
del flip-flop. Su unidad bsica se dibuja a continuacin que, como acta por "niveles"
de amplitud (0-1) recibe el nombre de Flip-Flop T activado por nivel (FF-T-AN).

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Cuando no se especifica este detalle es del tipo Flip-Flop T maestro-esclavo (FF-T-
ME).

Caractersticas del funcionamiento del flip-flop T:

El flip-flop T cambia de estado (toggle), cada vez que la entrada de reloj se

dispara.
Si el reloj se pasa de (0) a (1), el valor que almacena el flip-flop permanece
igual.
Si el valor del bit T es (1) el valor de la salida cambia, al (0).
Un flip-flop T se puede construir a partir de un flip-flop JK, conectando
ambos pines juntos

Figura 5. Smbolo Lgico para un Flip-Flop T

Su tabla de verdad es:

Tabla 5. Tabla de la verdad de Flip-Flop T

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 DISPARO DE LOS FLIP FLOPS

La mayor parte de los complicados equipos digitales operan como un sistema

secuencial sncrono, lo que sugiere que un reloj maestro enva seales a todas partes
del sistema para coordinar la operacin del mismo. Un tren de pulsos de reloj, tpico,
se muestra en la figura 5. Recordemos, que la forma horizontal en la forma de onda es
el tiempo y la distancia vertical es la tensin. Los pulsos de reloj mostrados en esta
figura son para un circuito TTL, dados los niveles de tensin de 0 y 5 voltios.

Figura 5 Tren de pulsos de reloj

Algunos flip-flops transfieren los datos de la entrada a la salida en el flanco

positivo de la seal de reloj; estos flip-flops, se denominan flip-flops disparados por
flanco positivo. Existen tambin, flip-flop disparados por flanco negativo, a los cuales
obviamente se les conoce como flip-flops disparados por flanco negativo.
Muchos flip-flops JK son unidades disparadas por pulsos, y se denominan
flip-flops JK maestro esclavo. Un flip-flop JK maestro esclavo esta formado por
varias puertas y flip-flops conectados de tal forma que se utiliza el pulso completo del
reloj para transferir el dato de la entrada a la salida.

EJERCICIO PROPUESTO

Obtener un biestable JK a partir de un RS. Lo primero que tenemos que hacer

es poner la tabla de equivalencia de ambos biestables

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El resultado ser el siguiente, el ejemplo lo hacemos con biestable asncrono

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 CONCLUSIN

Anteriormente los circuitos electrnicos no podan desempear sus funciones

con un rendimiento ptimo debido a los componentes poco confiables que eran
utilizados como transistores, resistores y tubos de vaco. Estos componentes existan
de forma individual y los circuitos utilizados se vean afectado por problemas de
interconexin. El desarrollo de los circuitos integrados jug un papel significativo en
la resolucin de problemas de circuitos lgicos.
Con el desarrollo tecnolgico, se pudo facilitar la complejidad en el diseo de
circuitos, reduciendo la necesidad de conocer la compleja matemtica que
acompaaba a cada uno de los elementos, se volvi un proceso mucho ms confiable,
determinstico y flexible, adems de que gracias a la introduccin de tecnologas
como VLSI (Very Large Scale Integration, por sus siglas en ingls), se permiti la
reduccin considerable en los costos.

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 REFERENCIAS

Biestable [Pgina web en lnea]. Disponible:

https://es.wikipedia.org/wiki/Biestable#Biestable_D_.28Data_o_Delay.29 [Consulta:
2017, agosto 28].

Diferentes tipos de Flip-Flops (JK, SR, D, T) [Pgina web en lnea].

Disponible: https://es.slideshare.net/MiguelBrunings/diferentes-tipos-de-flip-flops-jk-
sr-d-t-sus-tablas-de-verdad [Consulta: 2017, agosto 28].

Flip-Flops, Multivibradores y Contadores [Pgina web en lnea]. Disponible:

http://www.electronicasi.com/wp-content/uploads/2013/04/flip-taller-de-
electronica.pdf [Consulta: 2017, agosto 28].

FLIP-FLOPS [Pgina web en lnea]. Disponible:

http://centros.edu.xunta.es/iesmanuelchamosolamas/electricidade/fotos/flip.htm
[Consulta: 2017, agosto 28].

Flip-Flop RS [Pgina web en lnea]. Disponible:

http://www.ladelec.com/teoria/electronica-digital/364-flip-flop-flip-flop-rs [Consulta:
2017, agosto 28].

Lgica secuencial. Registros de desplazamiento y contadores [Pgina web en

lnea]. Disponible:
https://www.infor.uva.es/~jjalvarez/asignaturas/fundamentos/lectures/digital/Tema3_
secuenciales.pdf [Consulta: 2017, agosto 28].

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