DIGITALNA ELEKTRONIKA

Drugi nagradni zadatak

12. januara 2018.

Na slici 1 je prikazana logička šema integrisanog brojača 74LS163. DAT0 Q0

To je sinhroni četvorobitni binarni brojač unapred sa mogućnošću DAT1 Q1
sinhronog resetovanja (CLR) i sinhronog upisa (LD). Najviši DAT2 Q2
prioritet ima resetovanje, zatim upis, a najniži brojanje DAT3 Q3

(ENPENT=1). Izlazni signal prenosa RCO ostvaruje logičku 74163

ENP
funkciju RCO=Q3Q2Q1Q0ENT. ENT
CLK
LD
CLR
RCO

Slika 1
Korišćenjem integrisanog brojača 74LS163 i potrebnih logičkih kola:
a) konstruisati brojač koji prolazi kroz stanja 0-1-2-3-4-8-9-10-11-0 i nacrtati njegov dijagram stanja;
b) konstruisati brojače modula 9, koji broji od 3 do 11 i nacrtati njegov dijagram stanja;
c) konstruisati brojač modula 130.

d) Odrediti osnovu brojanja brojača realizovanog pomoću integrisanog brojača 74LS163 prikazanog na
slici 2 i nacrtati njegov dijagram stanja.
e) Ako je na izlaz brojača priključen multiplekser 16/1, kao što je prikazano na slici 2, odrediti u kojim
intervalima treba da bude aktivan signal dozvole multipleksera EN tako da izlazni signal F bude
ispravan maksimalno dugo? Smatrati da je perioda takta TCLK=150 ns.
f) Nacrtati vremenske dijagrame signala takta CLK, izlazne signale brojača Q3,Q2, Q1 i Q0, signal
dozvole multipleksera EN (određen pod e)) i izlazni signal F tokom jednog ciklusa brojanja, ako je
TCLK=200 ns, a početno stanje brojača 00002. Koristiti tipična vremena data u tabeli.

tdmin tdtip tdmax

Invertor 8 ns 10 ns 15 ns
NI kolo 10 ns 15 ns 22 ns
NILI kolo 11 ns 16 ns 23 ns
I kolo 12 ns 17 ns 24 ns
ILI kolo 13 ns 18 ns 25 ns
Isključivo
16 ns 20 ns 28 ns
ILI kolo
MUX 16/1 30 ns 35ns 40 ns
Flipflop 40 ns 45 ns 55 ns

Slika 2
Napomena: Radovi se mogu predati do sledećeg termina vežbi, 10. januara 2017. godine.
Mirjana Damnjanović