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Laboratorio di Elettronica
Laboratorio di Elettronica : F3
Email : mandreot@fe.infn.it
in appelli ufficiali
Frequenza:
non c e obbligo di frequenza
Operatori elementari: porte logiche NOT, AND, OR, NAND, NOR, EXOR, EXNOR;
porte con bit di abilitazione ed inibizione (ENABLE, INHIBIT); l universalità delle porte
logiche NAND e NOR.
Cenni sui circuiti integrati: gruppi, famiglie e caratteristiche.
introduzione al simulatore circuitmaker
Studio di circuiti logici combinatori.
Comparatori digitali, MUX, DEMUX
Convertitore BCD 7 segmenti
Funzioni periodiche
Sviluppo in serie di Fourier
Alcune forme d onda particolari
Grandezze fondamentali dell elettronica analogica
Partitore di tensione
Convertitore Digitale-Analogico
Circuiti R-C e C-R e loro utilizzo come filtri
Partitori capacitivi e compensati
D-2
o Realizzazione di un True/Invert
o Realizzazione di EXOR (EXNOR) con sole porte NAND (NOR)
o Funzione di uguaglianza
o Comparatore digitale a un bit
D-3
o MUX (Multiplexer)
o DeMUX (DeMultiplexer)
D-4
o Operazioni con i FLIP-FLOP SR
o Operazioni con FLIP-FLOP con ENABLE
o Master-Slave non trasparente
o Master-Slave Toggle
D-5
o Operazioni con FLIP-FLOP JK
o Realizzazione di un contatore binario
o Realizzazione di un registro a scorrimento
o Funzioni SISO, SIPO, PIPO, PISO
A.A. 2008-09 Dott. M. Andreotti 9
1° trimestre
Programma del corso
Esperienze di Laboratorio Parte III
D-6
o Realizzazione di un comparatore a più bit
o Realizzazione di un sommatore
D-7
o Utilizzo dei dispositivi Totem-Pole, Open-Collector e Tristate
o Comunicazione tramite bus tristate
D-8
o Trasmissione dati da tastiera
D-9
o Utilizzo dell unità aritmetico-logica (ALU)
D-10
o Realizzazione di un contatore di impulsi a 3 cifre.
Parte I
APPROCCIO SISTEMISTICO
sistemi sistema per la misura della velocità del suono
apparati Oscilloscopio
blocchi funzionali amplificatore, trigger di Schmidt, alimentatori
schemi circuitali molto complessi
componenti molto pochi e ricorrenti:
circ. integrati e componenti
Riduce tutto, a qualunque livello, al concetto di blocco funzionale:
radio,TV, stereo, strumentazione varia
A.A. 2008-09 Dott. M. Andreotti 12
1° trimestre
Sistemi che impiegano l elettronica
apparati
A
P
N
R
A Blocchi interni agli apparati O
L
G
I
Circuiti E
S
Schemi elettrici elementari T
I
T
O
dispositivi
Principi fisici
yout f ( xin )
Xin Yout
Attenuatore di tensione K V (t )
Gen . di V ( t ) k 1
Misura di V
Gen . di I (t )
Amplificatore di corrente I out A I( t )
A 1
conguadagno A
Misura di I
V ( t ) dt
Gen . di V ( t ) Integratore di tensione
Misura di V
Misura di V
tensione continua di una pila (in funzione del tempo è una retta)
tensione alternata della rete domestica (sinusoide)
famiglie logiche:
TTL, HTL,ECL,
MOS,CMOS .
logica
positiva: H T/1, L F/0
negativa: L T/1, H F/0
funzioni logiche
le stesse per tutte A F ( A, B)
B
più facile
non richiede nozioni preliminari
candidato ideale al tipo di
approccio
due soli stati (variaili di ingresso: tensioni)
fisici: H,L 0 e 1 sono i simboli
usati nel sistema di
logici: T,F; 1,0; sec. i gusti
numerazione binario!
sistemi di numerazione
1
100
2
231
10
1000
11
20 1101
Peso: il fattore per cui il simbolo (numero) deve esse moltiplicato per
potere essere confrontato con gli altri simboli ( numeri): potenza
ad esponente variabile della base del sistema di numerazione
4 5 1 8, 2 3 1 0 0 1, 0 1
103 102 101 100, 10-1 10-2 23 22 21 20, 2-1 2-2
4000+500+10+8+0,2+0,03 8+0+0+1+0+0.25
In generale in base R :
N Cn 1 Rn 1 Cn 2 Rn 2
... C0 R0 C 1 R 1
...
A.A. 2008-09 Dott. M. Andreotti 24
1° trimestre
Come si passa da un sistema all altro?
Decimale Binario 37 10
37 2 1
18 2 0
9 2 1
4 2 0 LSB
2 2 0
1 2 1 100101
0 MSB
5 1 4, 2 3 3 10 15 15 9
82 81 80, 8-1 8-2 164 163 162 161 160
Esempio: (456)8
Esempio:(B7F)16
1 0 1 1 0 11 1 11 1 1
11011 01101 = ?
11011001 - 10101010 = ? la sottrazione è complicata
introduciamo la COMPLEMENTAZIONE
A.A. 2008-09 Dott. M. Andreotti 27
1° trimestre
Complementazione
- Binario
1) eseguiamo il complemento a 2 del minuendo
2) se sottraendo > minuendo: a) sommiamo al sottraendo 1)
b) scartiamo l eventuale riporto
se sottraendo < minuendo: a) sommiamo al sottraendo 1)
b) eseguiamo il complemento a 2 del
risultato
c) ne cambiamo il segno
9999 1111
10000 10000
xxx yyy
xxx yyy xxx 999 999 yyy
xxx 1000 1000 yyy xxx 999 yyy9
xxx 1000 yyy10 xxx yyy9 999
xxx yyy10 1000 ( 1) xxx yyy9 9
( 1) xxx yyy9 10
1 ...
xxxx yy
xxxx 10000 10000 yy xxx 10000 yy10
xxxx 9999 9999 yy xxx 9999 yy9
Per seguire le regole di prima Il
complemento si effettua guardando al
membro con maggior numero di cifre
A.A. 2008-09 Dott. M. Andreotti 33
1° trimestre
Significato matematico della complementazione in generale (binario)
xxx yyy
xxx yyy xxx 111 111 yyy
xxx 1000 1000 yyy xxx 111 yyy1
xxx 1000 yyy2 xxx yyy1 111
xxx yyy2 1000 ( 1) xxx yyy1 1
( 1) xxx yyy1 2
1 ...
xxxx yy
xxxx 10000 10000 yy xxx 10000 yy2
xxxx 1111 1111 yy xxx 1111 yy1
Per seguire le regole di prima Il
complemento si effettua guardando al
membro con maggior numero di cifre
A.A. 2008-09 Dott. M. Andreotti 34
1° trimestre
Qualche trucchetto per la complementazione
X NOT
Complemento (NOT) A 0 A 1
A 1 A 0
Postulati
1) A 0 o A 1 5) 0 0 0
2) 0 0 0 6) 1 0 0 1 1
3) 1 1 1 7) 1 1 1
4)1 0 0 1 0
A.A. 2008-09 Dott. M. Andreotti 41
1° trimestre
Propriet à & Teoremi
commutativa 1) A B B A A B B A
associativa 2 ) ( A B ) C A ( B C )
( A B ) C A ( B C )
distributiva 3 ) A ( B C ) A B A C
A ( B C ) ( A B ) ( A C )
idempotenza 4) A A A A A A
involuzione 5) A A
applicazione 6) A ( A B ) A
A ( A B) A
dimostrazione 6a) A ( A B ) A
6b) A ( A B ) A
6a) A ( A B ) A A A B
6b) A ( A B ) A A A B
A A B A (1 B ) A
Ricordiamo la proprietà X X 0
ponendo X A B A B A B 0
se è vera l uguaglianza 1 del teorema di De Morgan allora facendo la seguente
sostituzione, la precedente uguaglianza non deve cambiare:
A B A B A B
Verifichiamo quindi che A B A B 0
A B A B A A B A B B 0 0 0
0 0
Ricordiamo la proprietà X X 0
ponendo X A B A B A B 0
se è vera l uguaglianza 2 del teorema di De Morgan allora facendo la seguente
sostituzione, la precedente uguaglianza non deve cambiare:
A B A B A B
Verifichiamo quindi che A B A B 0
A B A B A A B A B B 0 0 0
0 0
f A, B, C...; , , A B C A C...
1) negando la prima uguaglianza del teorema otteniamo:
A B A B A B A B
Questa uguaglianza dice che ogni OR logico può essere ottenuto con
un opportuna combinazione di AND e NOT
A B A B A B A B
Questa uguaglianza dice che ogni AND logico può essere ottenuto con
un opportuna combinazione di OR e NOT
La 1 dice che
Ogni funzione può essere espressa in termini di 2 sole operazioni
logiche, cioè AND e NOT, anziché delle 3 di base.
La 2 dice che
Ogni funzione può essere espressa in termini di 2 sole
operazioni logiche, cioè OR e NOT, anziché delle 3 di base.
AND e NOT f ,, f ,
OPPURE
OR e NOT f ,, f ,
0 0 0 0 0
0 1 1 1 1
1 0 1 0 1
1 1 1 0 1
A B C B C A B C A B A C A B A C
0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0
0 1 0 0 0 1 0 0
0 1 1 1 1 1 1 1
1 0 0 0 1 1 1 1
1 0 1 0 1 1 1 1
1 1 0 0 1 1 1 1
1 1 1 1 1 1 1 1
mi = 1 Mi = 0
mi Mi 2n 2n
Per il Teorema di De Morgan: F Fi mi Fi Mi
Mi mi i 1 i 1
2n 2n
F Fi mi F Fi Mi
i 1 i 1
2n 2n
F Fi mi Fi Mi
i 1 i 1
2n
Fi mi F F 2n 2n
i 1 F Fi mi Fi Mi
i 1 i 1
A B F m M
0 0 0 A B A B
0 1 1 A B A B
1 0 0 A B A B
1 1 0 A B A B
con minterm F A B
con Maxterm F A B A B A B A B
X A B C D A B C D A B C D Prodotti di
Somme(si
A B C D A B C D A B C D Prendono gli
A B C D A B C D A B C D Zeri!!!!
A.A. 2008-09 Dott. M. Andreotti Ottenuta come? 58
1° trimestre
Esempi di semplificazione:
F1 a b ac a c ab a b ac b c
F1 a b ac a c b b ab c c
a b ac a cb acb ab c ab c
a b 1 c ac 1 b b c a a
F2 a b c a bc a bc ab c a c a b ab c
F2 a b c a bc a bc ab c
a c b b a bc ab c
a c 1 b a bc ab c
a c a c b a bc ab c
a c a b c c ab c
A.A. 2008-09 Dott. M. Andreotti 59
1° trimestre
Significato dello sviluppo in minterm spazi vettoriali
per capire il significato dello sviluppo in minterm dobbiamo aprire un
parentesi sulle basi negli spazi vettoriali
i ei 0 i 0 i
i
esempio nel piano xp 1 0
P e1 e2
yp 0 1
y
1 0
P(xp,yp) P x p e1 y p e2 xp yp
yp 0 1
xp 0 xp
e2
0 yp yp
e1 xp x
A.A. 2008-09 Dott. M. Andreotti 60
1° trimestre
Significato dello sviluppo in minterm spazi vettoriali
esempio nel spazio
xp 1 0 0
z
zp P yp e1 0 e2 1 e3 0
zp 0 0 1
P(xp,yp,zp)
e3
yp
e1 e2 y
xp
x
1 0 0 xp 0 0 xp
P x p e1 y p e2 z p e3 xp 0 yp 1 zp 0 0 yp 0 yp
0 0 1 0 0 zp zp
p1 1 0 0 0
p2 0 1 0 0
P p3 e1 0 e2 0 e3 1 ... en 0
pn 0 0 0 1
n
P pi ei p1e1 p2 e2 p3e3 pn en
i 1
2n
combinazioni 2n vettori di base e1 e2 e3 e2n
Vettore F di
dimensione 2n 2n
F Fi mi
i 1
A.A. 2008-09 Dott. M. Andreotti 64
1° trimestre
Significato dello sviluppo in minterm spazi vettoriali
sono tutti i possibili prodotti delle n variabili prese nei 2 possibili stati
(non-negato e negato) A·B·C·D·E· ,
invertiamo 1 0 0 0 0 0 2n
n D C B A n 1
incrementiamo 2i 1 2 n
0 0 0 0 0 0 i 0
quindi ogni altra combinazione corrispondente al prodotto indicato darà come risultato 0,
perché tutte le altre combinazioni sono diverse da quella considerata
quindi sicuramente una o più delle variabili prese in quella combinazione e con quel
prodotto sarà/saranno = 0, cioè il prodotto =0
A A A A
oppure
Si chiama BUFFER
A
A B Ai n
Ai
i 1
B
n
Ai
Ai Ai n
i 1 Ai
i 1
A B A B m
A B A B A B A B A B A B
0 0 0 A B 0 0 0 1 0 0 0
0 1 1 A B 0 1 1 0 1 0 0
1 0 1 0 0 1 0
1 0 1 A B 1 1 1 0 0 0 1
1 1 1 A B
2n 2n
F Fi mi 0 A B 1 A B 1 A B 1 A B F Fi mi
i 1 i 1
Fi 1
A B A B A B A B B A B A A B
A A A B A B
Riprendiamo con le
operazioni logiche
X Y
+ 1 1 1 0 0
1 1 1 acceso
A B
0
A 0 0 0 spento
1
X 0 Y 0 1 1
+
B 1 1 0 1 acceso
1 1 1
A A B A B
B
A B A B
A
A B 0 0 1
B
0 1 1
A 1 0 1
A B
NAND
B 1 1 0
A A B A B
B
A B A B
A
A B 0 0 1
B
0 1 0
A 1 0 0
A B
NOR
B 1 1 0
in out in out
enable inhibit
E Attivi alti
I
in out
inhibit
Attivo basso
I
E In Out
E In Out 0 0 0
in out
enable 0 x 0 0 1 0 Out E In
1 x x 1 0 0
E
1 1 1
in out
In Out
I
In
.....e con De Morgan: Out
I
A B A B
A A B 0 0 0
0 1 1
B 1 0 1
1 1 0
NOR esclusivo XNOR o EXNOR (si differenzia dal NOR inclusivo perché
esclude tutte le combinazioni in cui le due variabili sono diverse)
A B A B
A B 0 0 1
A
0 1 0
B
1 0 0
1 1 1
NAND A B A B NOR A B A B
0 0 1 0 0 1
0 1 1 A A B 0 1 0
A AB
B 1 0 1 B 1 0 0
1 1 0 1 1 0
EXOR A B A B EXNOR A B A B
0 0 0 0 0 1
0 1 1 A A B 0 1 0
A A B
1 0 1 B 1 0 0
B
1 1 0 1 1 1
A.A. 2008-09 Dott. M. Andreotti 83
1° trimestre
Dimostriamo: Teorema di DE MORGAN
A B A B
A B A B
A B X A B C D Y
Complementiamo tutto!!
0 0 0 1 1 1
0 1 0 Cambiamo i nomi: 1 0 1
1 0 0 A C B D X Y 0 1 1
1 1 1 Y C D 0 0 0
Y C D A B
Y X A B A B A B
Y C D
Y X A B C D C D C D
A.A. 2008-09 Dott. M. Andreotti 85
1° trimestre
Teorema di De Morgan concetto di dualità
Se uno schema logico (elettronico) realizza una certa funzione, per ottenerne il
complemento basta scambiare le AND con le OR (o viceversa) e complementare
le variabili di ingresso
F A B F A B
F A B A B F A B A B
A A B A A B
B B
A A
A A
A B
A B
B B B
B
A B A B
1. NAND 0 0 1
I
A 0 1 1 A
A B Cosa sono? A N
B 1 0 1 A V
1 1 0 E
R
T
I
2. NOR A B A B
T
A 0 0 1 O
A B A
0 1 0 A R
B Cosa sono? A
1 0 0 I
1 1 0
A B A B A B A B
A A
A A
A B A B A B AB
B B B B
A B A B A B A B
A B
A B A A B
A A B
B
B
A B A B
A A B A A B
B B
Ogni circuito logico può essere costruito con solo porte NAND
oppure con solo porte NOR
A se B 0 B A X
X 0 0 0
Data input:A
True/Invert
X A se B 1 0 1 1
1 0 1
0 Bit di Controllo:B 1 1 0
1
È un or esclusivo (XOR)!
AB AB A B
Sviluppo minterm AB
A A
AB AB
A B AB AB B
B
AB
Sviluppo maxterm
A B
A
B
A B A B
A B A B A B A
A B
B
A B AB AB A B AB
AB AB B B BA B B AB
AB AB AA AA B A AB
A B A AB B AB
AB
A A B
B
AB
AB
XNOR A, B XNOR A , B
per cui è sufficiente scambiare le AND
con le OR:
A B
A
A B
B
A B
A B
A.A. 2008-09 Dott. M. Andreotti 95
1° trimestre
Multiplexers (smistatore): smista l ingresso selezionato in uscita
S A B Y
A
0 0 0 0
MUX Y S A B Y
B 2/1 0 0 1 1
0 1 0 0 0 x x B
S 0 1 1 1 1 X X A
1 0 0 0
S = bit di selezione,
1 0 1 0
la variabile d uscita sarà uguale
1 1 0 1 all ingresso A o B come deciso
1 1 1 1 dal bit S
1 bit se le var da smistare sono 2 S=0,1
B
MUX
Y S B SA
S A
AS
D Y
COME PREVEDIBILE ABBIAMO Z SD
DUE FUNZIONI LOGICHE:
Y SD S Z
AB
A B A B A
A B A B A B
B
A B A B AB
AB
A B
A
A A B
A B
B
B
A B
e A C D B B A BC D D A C D B B
A C D A BC A C D A C D D A BC
.....poi si ricorre ad un trucco:
e A C A BC A C 1 B A BC
A C A C B A BC A C A B A C B
A
e
B
C
A.A. 2008-09 Dott. M. Andreotti 102
1° trimestre
A
e
B
C
A
A BC A B C
AB C A
B
B
C
C
D
D
A BC A BC
Circuiti di interfaccia
1. RTL:obsoleta
2. DTL:obsoleta Scale di Integrazione:
3. HTL:
4. TTL standard: 1. S(mall)S(cale)I(ntegration):
5. TTL a bassa dissipazione: 12 porte ( 50 transistor equivalenti)
6. TTL high speed: 2. M(edium)S(cale)I(tegration):
7. TT Schottky: 12-100 porte (50-500 trs equivalenti)
8. ECL: 3. L(arge)S(cale)I(ntegration):
9. 2
I L: 100-1000 porte (500-4000 trs equivalenti)
4. V(ery)L(arge)S(cale)I(ntegration):
Famiglie unipolari: >1000 porte ( 107 trs eq. per il
PENTIUM INTEL nel 2002)
1. P-MOS H.V.:
2. P-MOS L.V.:
3. N-MOS:
4. C-MOS:
Livelli di ingresso/uscita:
=connessioni interrotte
(non sempre!!!!!!!!!!!) Separazione fisica
Alimentazioni e masse
a) Comprende le prove
1. Verifica delle tavole della verità di NAND (NOR) a due
ingressi
2. Impiego di NAND(NOR) come inverter
b) Comprende le prove
3. Uso di porte NAND (NOR) per realizzare AND(OR)
4. Uso di porte NAND (NOR) per realizzare una
porta OR(AND)
c) Uso di gates per operazioni di:
1. Enable, Inhibit
A B A B A B A B
E sufficiente realizzare il circuito corrispondente al primo membro e verificare che
la sua tavola della verità sia uguale a quella del secondo membro.
A A
A A A B A B
A B A B A B A B
B B B B
Fig. D-1-1a Fig. D-1-1b
Modificare i circuiti in modo che contengano solo porte NAND o solo porte NOR
A A A
A
A B A B
B B
B B
Fig. D-1-2a Fig. D-1-2b
A.A. 2008-09 Dott. M. Andreotti 125
1° trimestre
Materiale occorrente:
1. Laboratorio logico
2. IC: 7400, 7402,7404,7408,7432
3. Manuale IC
Come si procede:
1. Verificare le tabelle della verità di TUTTE le porte
2. Montare gli schemi di cui alle figure:
i. D-1-1a e D-1-1b
ii. D-1-2a e D-1-2b
Usare il laboratorio logico che fornisce le alimentazioni per gli IC
i segnali di ingresso (switch) ed i rivelatori di stato di uscita (led)
c) Operazioni di:Enable, Inhibit,True complement, Mux,Demux
Utilizzatore
impulsatore
(misura)
Logica
Si vedrà in realtà un segnale TTL
0 Bit di Controllo
1
Coaxial cable
Logica
0 Bit di Controllo
TTL out 1
in out in out
impulsatore Logoca Utilizzatore
enable (misura)
Out E In E X A B
E dallo switch logico
Inhibit gate:
in out Utilizzatore
impulsatore inhibit (misura) in out
Out I In
I dallo switch logico
I
in
out X A B
.....e con De Morgan:
A se B 0 B A X
X 0 0 0
Data input:A
True/Invert
X A se B 1 0 1 1
1 0 1
0 Bit di Controllo:B 1 1 0
1
È un or esclusivo!
AB Fig. D-2-1
EXNOR A Y A B B A A B
0 0 1
B 0 1 0
1 0 0
A B 1 1 1
A
Y A B
B
A B
Fig. D-2-2
A B
B A A B
Se si usa una delle variabili (es. B) come bit di
0 0 0
controllo:
0 1 1
1 0 1 B 0 Out A True/complement
1 1 0 B 1 Out A
2. usare un I.C. 7402 (quadrupla NOR a due ingressi) per realizzare lo
schema (fig. D-2-2) e ricavarne la tavola della verità;
B A A B E vera quando sono diversi gli ingressi
0 0 1 la porta di uscita (NOR nella fig.D-2-2) è falsa quando o
0 1 0 l uno o l altro dei due ingressi sono veri-> i due ingressi
1 0 0 devono rappresentare A>B e A<B:
1 1 1 A B
Blocco comparatore A A B
A 1 bit B AB
A B
A.A. 2008-09 Dott. M. Andreotti 131
1° trimestre
Comparat ore
A0 A B
An
Comparatore A B
B0 a n bit
A B
Bn
A B A<B A=B A>B
0 0 0 1 0
Partiamo dal caso più semplice a 1 bit: 0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
AB
A B A B A
A B A B A B
B
A B A B AB
AB
A B
A
A A B
A B
B
B A.O.I.
AB
AB
A
AB A B
B
A B
Ma è anche più immediato se si relaizza mediante NOR infatti per De Morgan:
A B A B A B AB
A B A B
A Che è un vero
A B A B comparatore ad
B un bit
A B
A B
0 0 0 0
A 0 0 1 1
MUX Y 0 1 0 0 S A B Y
B 2/1 0 x x B
0 1 1 1
1 0 0 0 1 X X A
1 0 1 0
S
1 1 0 1
1 1 1 1
Y A BS ABS AB S ABS
S B
B
Y S B SA
Y S B SA
S A
AS
A.A. 2008-09 Dott. M. Andreotti 134
1° trimestre
Multiplexer (italiano: smistatore):
esempio: 2 su 1
S B A Z
0 0 0 0
A S A
Z 0 0 1 1 A
0 1 0 0
Z
B 0 1 1 1
B
1 0 0 0 S BS
S 1 0 1 0
1 1 0 1 Fig. D-2-3
esempio: 4 su 1
A 1 1 1 1
S1
S2
B
S1 S2 Z
S1
S2 Z 0 0 A
C
S1 0 1 C
S2 1 0 B
D
S1 1 1 D
S2
A.A. 2008-09 Dott. M. Andreotti 135
1° trimestre
Multiplexer con sole porte NAND:
S S B SA S B SA
S
SB
B
SA S B SA
A
Z S D Z Y
0 0 0 0 S D Z Y
DEMUX
D ati 0 x 0 D
1/2 0 1 0 1
Y
1 0 0 0 1 X D 0
1 1 1 0
S
D Y
COME PREVEDIBILE ABBIAMO Z SD
DUE FUNZIONI LOGICHE:
Y SD S Z
Con le porte universali:
D S D DS
D D S DS
D
D Y DS
S
S
Z DS S D S DS
DS D S
Z S Z
A S D y Z
0 X D 0
S 1 X 0 D Fig. D-2-4
esempio: 1 su 4
data in S1 A
S2 S1 S2 OUT
S1 B 0 0 A
S2 0 1 B
S1 C 1 0 C
S2
1 1 D
S1 D
S2
A.A. 2008-09 Dott. M. Andreotti 138
1° trimestre
Demultiplexer con sole porte NAND:
D D S D DS Y DS
D DS D S
S Z DS
D D S DS
D
Z
D S DS
S
S Y
e A C D B B A BC D D A C D B B
A C D A BC A C D A C D D A BC
.....poi si ricorre ad un trucco:
e A C A BC A C 1 B A BC
A C A C B A BC A C A B A C B
A
e
B
C
A.A. 2008-09 Dott. M. Andreotti 143
1° trimestre
A
e
B
C
A
A BC A B C
AB C A
B
B
C
C
D
D
A BC A BC
BCD 7 segmenti
ogni gruppo realizzi il circuito corrispondente
ad un singolo segmento:
studio della funzione algebrica lezione II di lab
simulazione del circuito Si collega
tutto insieme
realizzazione pratica
A.A. 2008-09 Dott. M. Andreotti 146
1° trimestre
BCD 7 segmenti
ogni gruppo realizzi il circuito corrispondente ad un singolo segmento:
studio della funzione algebrica: minterm, semplificazione algebrica con le
mappe di Karnaugh, determinazione di eventuali operazioni in comune ai
singoli segmenti
simulazione del circuito
realizzazione pratica
Banco principale
a b c d e f g
Altri 6 banchi
a e
0 1 0 10 1 0 1
Parte II
Corso di Laurea in Informatica/TFI
Anno Accademico 2007-2008
Confrontiamo 2 numeri:
A3A2A1A0 B3B2B1B0
1) A3<B3 A<B
2) A3=B3 & A2<B2 A<B
3) A3=B3 & A2=B2 & A1<B1 A<B OR delle 4 condizioni
4) A3=B3 & A2=B2 & A1=B1 & A0<B0 A<B
1) A3<B3 A<B OR
2) A3=B3 & A2<B2 A<B
3) A3=B3 & A2=B2 & A1<B1 A<B
4) A3=B3 & A2=B2 & A1=B1 & A0<B0 A<B
A B A B
Funzione di eguaglianza (XNOR): E3 , E2 , E1 , E0 0 0 1
Ai 0 1 0
1 0 0
Bi Ei Ai Bi Ai Bi 1 1 1
1) A3<B3 A<B OR
2) A3=B3 & A2<B2 A<B
3) A3=B3 & A2=B2 & A1<B1 A<B
4) A3=B3 & A2=B2 & A1=B1 & A0<B0 A<B
AND Funzione di
diseguaglianza
Ai<Bi
Funzione di diseguaglianza: Ai Bi Ai Bi
A B A B
Ai 0 0 0
Bi Ai Bi 0 1 1
1 0 0
1 1 0
A.A. 2008-09 Dott. M. Andreotti 151
1° trimestre
Logica per A<B (per parole a 4 bit)
1) A3 B3 A3
B3
2) A2 B2
E3
A3 B3 E3
A2
B2
A B
3) A1 B1 E3
A3 B3 E3 E2
A2 B2 E2 A1
B1
4) A0 B0 E3
A3 B3 E3 E2
A2 B2 E2 E1
A1 B1 E1 A0
B0
A.A. 2008-09 Dott. M. Andreotti 152
1° trimestre
Logica per A=B (per parole a 4 bit)
E3
E2 A B
E1
E0
Le funzioni di eguaglianza:
An Bn
An An Bn
An Bn
Bn En Circuito XNOR per l eguaglianza tra An e Bn
An Bn
8 bit di ingresso
3 bit di uscita
0 1 0
A3 B3 B3 A3 B3 A3 A3 B3 A3 B3
A2 B2 E3
E3 E2 A1 B1
E3 E2 E1 A0 B0
E3 E2 E1 E0 A B p
E3 E2 E1 E0 A B p
An Bn
An An Bn
An Bn
Bn En Circuito XNOR per l eguaglianza tra An e Bn
An Bn
E3 E2 A1B1 A B E3 E2 A1B1 A B
E3E2 E1 A0 B0 E3 E2 E1 A0 B0
E3 E2 E1E0 A B E3 E2 E1E0 A B
p
E3 E2 E1E0 Ein
E3 E2 E1E0 A B p
Numero A S=A+B
sommatore
Numero B C=riporto
Cn Cn 1 An Bn Cn 1 An Bn Cn 1 An Bn Cn 1 An Bn
S n Cn 1 An Bn Cn 1 An Bn Cn 1 An Bn Cn 1 An Bn
Cn Cn 1 Cn 1 An Bn Cn 1 An Bn An Bn An Bn Cn 1 An Bn
Sn Cn 1 An Bn An Bn Cn 1 An Bn An Bn Cn 1 An Bn
Cn 1 Sn
Full adder
An Cn 2
Bn
Cn
Cn1
Cn-1 An Bn Cn Sn Cn1 Cn2
0 0 0 0 0 0 0
0 0 1 0 1 0 0
0 1 0 0 1 0 0
0 1 1 1 0 1 0
1 0 0 0 1 0 0
1 0 1 1 0 0 1
1 1 0 1 0 0 1
1 1 1 1 1 1 0
A3 B3 C 2 A2 B 2 C1 A1 B1 C 0 A0 B0 C 1
C3 S3 C2 S2 C1 S1 C0 S0
ritardi diversi per le diverse uscite, il riporto C3 arriva dopo tutto il resto
An B n Cn 1
l operazione di somma è eseguita
in serie dai bit meno significativi
FA ai bit più significativi
il riporto precedente viene tenuto
in memoria da un FF-D per essere
Cn Sn sommato alla somma successiva
FF-D
FA
FA3 FA2 FA1 FA0
Cn Sn
C3 S3 C2 S2 C1 S1 C0 S0 FF-D
Riporti interni
Riporto precedente
A.A. 2008-09 Dott. M. Andreotti 169
1° trimestre
Il FULL ADDER con fast carry è formato da più moduli di questo tipo:
Xj Aj Bj Yj Aj B j
True/ invert
Aj Aj B j
Aj Bj
Bj Sj
Aj Bj
B Cj 1
C0 ...Cj - 1 L
O
X 0 ...Xj - 1 C
C
O
Y0 ...Yj - 1
Aj Aj B j
Aj Bj C0
Bj Sj
Aj Bj
È equivalente a:
B
Cj 1 B1
C0 ...Cj - 1 L
O
C A1 C0
X 0 ...Xj - 1
C
Y0 ...Yj - 1 O
S2 : L unica differenza è X1 A1 B1
C1 C0 A1B1 A1 B1
il blocco seguente:
Y1 A1 B1
C0
C1 C0 A1B1 A1 B1 C0 A1B1 A1 B1
C0 A1 C0 B1 A1B1 C0 A1 B1 A1B1
A.A. 2008-09 Dott. M. Andreotti 171
1° trimestre
C1 C0 A1 B1 A1 B1 C0 A1B1 A1 B1
C0 A1 C0 B1 A1B1 C0 A1 B1 A1 B1
Decodificatore (Demux)
S DEMUX
O0
1/2
Z
D=1 O1
DEMUX
D ati
1/2
Y
Z = O0
Y = O1 S = numero binario (0, 1)
S
O0 uscita che corrisponde al numero decimale 0
O1 uscita che corrisponde al numero decimale 1
non è un MUX
L0
L1 COD
B0
L2 B1
L3
come facciamo?
Suggerimento: non è necessario scrivere tutta la tavola della verità
ROM
2M
M DEC COD N
1. Circuiti astabili
2. Circuiti monostabili
3. Circuiti bistabili
A
Q
Q
A
0 1 1 0 STABILE
Q
1 0 0 1 STABILE
B 1 1 ??? ??? INSTABILE
1 0 0 n. p.
Q=1 A=0, B=1 (A=1, B=1)
2 0 1 1
3 1 0 0
A 0, B 0 Q Q ??? 4
1 1 Qn
2(3) 4 Q invariato
2,3 2,3 Q varia
A.A. 2008-09 Dott. M. Andreotti 181
1° trimestre
Facciamo gli invertitori con NOR I nomi assegnati ad A e B
sono arbitrari,
A Q A B Qn 1 notazione standard è questa:
0 0 Qn
0 1 1 B=1 setta Q=1 B=S
Q
B 1 0 0 A=1 resetta Q=0 B=R
1 1 n. p.
A Q A B Qn 1
0 0 n. p.
0 1 1 A=0 setta Q=1 A S
Q 1 0 0 B=1 resetta Q=0 B R
B
1 1 Qn Comunque sia si deve
sempre far riferimento alla
tavola della verità
A.A. 2008-09 Dott. M. Andreotti 182
1° trimestre
R Q S Q
C è solo un cambio di
logica
Q Q
S R
Tipo
Questi circuiti sono in grado di nonset-nonreset
Tipo
set-reset memorizzare 1 bit e si chiamano:
FLIP FLOP
NB
Hanno comportamento bistabile: sotto l effetto di uno stimolo di
comando in ingresso (S,R) generano uno stato stabile in uscita (Q,Q)
che permane anche una volta cessato il comando
A.A. 2008-09 Dott. M. Andreotti 183
1° trimestre
S R Qn 1
S
S S Q 0 0 Qn
R
0 1 0
R R Q 1 0 1 Q
t
1 1 n. p.
S S R Qn 1 S
S Q
1 1 Qn R
R 0 1 1 Q
R Q
1 0 0
Attenzione: 0 0 n. p.
1. Quali associamo ai circuiti realizzati con sole NOR e sole NAND?
2. si attiva un solo ingresso per volta
3. Il circuito è sincronizzabile ( abilitazione)
4. In uno stesso FF si possono avere ingressi attivi alti e attivi bassi
Q
S
Enabled
E FF S R
FFSR R
Q
Q
R
E FFSR
Enabled
Q
FFS R S
E S R Qn 1
0 X X Qn Il FF è bloccato
1 0 0 Qn
Con E abilitato funziona come
1 0 1 0
Un normale SR
1 1 0 1
1 1 1 n. p. Non permesso
2. Per configurare i dati (S,R) per avere una certa uscita ( Q,Q )
in un certo istante ( E ): comportamento più furbo
E=CK
In sostanza si hanno due modi:
S Q E D Qn 1
D
E CK
Q 0 X Qn
CK R 1 D D
E CK
Q
Dato precedente trasparente Memorizza dato
S Q CK Q
D
E CK
Q
CK R S
D Q
E D Qn 1 E D Qn 1 R
Q
CK
0 X Qn D Q 0 X Qn
1 D D 1 Qn Qn
Qn 1 Qn Qn 2 Qn 1 Qn Qn
0 X Qn
si verifica questo???
1 Qn Qn
Ck
l oscillazione si dovrebbe avere
Q solo quando E=1 (in realtà non
oscilla per niente)
Q
Ma non funziona!!!
A causa della trasparenza
A.A. 2008-09 Dott. M. Andreotti 191
1° trimestre
Proviamo infatti a modificare il nostro LATCH
ritardo
Q Qn 1 Qn D S Q
CK Q R
Q
CK
Ma non funziona!!!
A causa della trasparenza
Q
CK R
E CK
Ma non f unziona!!!
A causa della t rasparenza
Q
CK R
E CK
R Q S
Q R Q
Q R
Q Q
S
S
R TA
Q
IA FF IDEALE
tempi uguali
TQ IB
FF QUASI IDEALE
TQ IA tempi simili
IB TB
Q FF REALE
tempi diversi
S
TQ S
1
Ideale: tempi di salita e discesa
nulli
0
t
1
Reale: tempi di salita e discesa
0 NON nulli
t a tb tc t d
t a tb tc t d t
Se FF è REALE (cioè tempi di propagazione diversi):
si ottiene sempre lo stesso stato delle uscite. Possiamo capire meglio questo con un
altro esempio che introduciamo ora e studieremo in LAB.
1
Q
R
B
Comportamento 00 11 realizzato in lab:
dal lab vedremo risultati ambigui
A 0 1111
1 0101
Q
1 0101
1 0101
Q
B 0 1111
1 0101
Q
S S1 Q1 S2 Q2
E1 E2
R R1 Q1 R2 Q2
Q
Struttura MS con un latch (SR) e
CK un nonset- nonreset
Ck master 1
ta= disabilitazione dello Slave
tb= abilitazione del Master
0 tc= disabilitazione del master
t td=abilitazione dello Slave
Ck slave 1
Dato: acquisit o alla
discesa del clock;
Ritardo: 1 ciclo di clock
0
t a tb tc t d
Q
D S1 Q1 S2 Q2
E1 E2
R1 Q1 R2 Q2
Q
CK
1° FF abilitato 1° FF disabilitato
2° FF disabilitato 2° FF abilitato
E CK
Q1
Q
A.A. 2008-09 Dott. M. Andreotti 205
1° trimestre
Master-Slave come memoria non trasparente
Q
D S1 Q1 S2 Q2
E1 E2
R1 Q1 R2 Q2
Q
CK
E CK
D
Q1 commuta sul
Q1 fronte di salita del Ck
Q Q commuta sul
fronte di discesa del Ck
E CK
Al tempo Tn+1 Q
D assume il valore
assunto da D al tempo Tn
Q1
Retroazione: Q S1
Retroazione: Q R1
S1 Q
Q1 S2 Q2
E1 E2
CK
R1 Q1 R2 Q2
Q
Ck
S1 Q
Q1 S2 Q2
Q1 CK
E1 E2
R1 Q1 R2 Q2
Q
Q
Q
T
è un divisore per 2
Q
Q 0 0 0
T T 1 1 1
Q Q 0 1
1 0
T Qn Qn
Q 1
T 1 2 3 4 0 0 0
T 1 1 1
Q Q 1 2 0 1
1 0
J K S J Qn R KQn Qn 1
nota1: se Qn=0 non c è commutazione;
0 0 0 0 Qn se Qn=1 si ha un RESET
0 1 0 Qn 0 nota1 nota2: se Qn=1 non c è commutazione;
se è Qn=0 si ha un SET
1 0 Qn 0 1nota 2 nota3: c è il problema della trasparenza
1 1 Qn Qn Qn : Tooglenota 3 che sappiamo risolvere
S R Qn 1 stato
J K Qn 1
Qn 0 0 Qn 1 memorizza 1
1 0 1
Qn 1 0 1 setta a 1
J K Qn 1
0 0 Qn
J S Qn
0 1 1
K R Qn 1 0 0
1 1 Qn
R
Q Ck
Q
K
Consideriamo Ck=1, Pr
quindi studiamo il circuito semplificato
Cr
Q
J
Q
K
0 0 1 1 Qn
0 1 1 Qn 0 nota1
1 0 Qn 1 1nota 2
1 1 Qn Qn Qn : Tooglenota 3
A.A. 2008-09 Dott. M. Andreotti 215
1° trimestre
FF-JK Tavola della verità - note Pr
S Q
J
J K S J Qn R KQn Qn 1
0 0 1 1 Qn
0 1 1 Qn 0 nota1
Q
K
1 0 Qn 1 1nota 2 R
1 1 Qn Qn Qn : Tooglenota 3
Cr
nota1: se Qn 0 Qn 1 non c è commutazione; se Qn 1 Qn 0 si ha un RESET
S R Qn 1 stato
J K Qn 1
1 Qn 1 Qn 0 memorizza 0
0 1 0
1 Qn 0 0 resetta a 0
nota2: se Qn=1 non c è commutazione; se è Qn=0 si ha un SET
S R Qn 1 stato
J K Qn 1
Qn 1 1 Qn 1 memorizza 1
1 0 1
Qn 0 1 1 setta a 1
A.A. 2008-09 Dott. M. Andreotti 216
1° trimestre
FF-JK Variabili Pr e Cr e Ck=0
Pr Pr
1 Q Q
J
1
Ck 0
Q Q
K 1
1
Cr Cr
S R Qn 1
Pr Cr Qn 1
S Q
1 1 Qn 1 1 Qn
Pr S ; Cr R
Q 0 1 1 0 1 1
R
1 0 0 1 0 0
0 0 n. p. 0 0 n. p.
1 1 1 tavola Abilitazione Ck
della
verità
Q
Azzeramento
K
0 0 1 0
0 1 0 1 preassegnazione Cr
Pr = Cr = 0 Ck=1 Pr,Cr variabili influenzano Q in modi diversi dalla Tab
J S Qn
Master
Ck E Slave
K R Qn
Pr
da Q 2 Master Slave
S1 Q1 S2 Q2
J
Ck 2
Ck1
K Q2
R1 Q1 R2
da Q 2
Cr
1) FF - SR S
Q
2) FF - SR - MS S Master
S Q Slave
S Q
Q
1 1 2 2
Ck E1 E2
Q R R1 Q1 R2 Q2
R Q
CK
3) FF - JK 4) FF - JK - MS
J S Qn J S Qn
Ck E E Master
Ck
Slave
K R Qn K R Qn
5) FF - D 6) FF - T
D S (J ) Q T J Q
E E
R (K ) Q K Q
Q
S
0
1
R
Q
Contatori
Registri a scorrimento
1) FF - SR S
Q
2) FF - SR - MS S Master
S Q Slave
S Q
Q
1 1 2 2
Ck E1 E2
Q R R1 Q1 R2 Q2
R Q
CK
3) FF - JK 4) FF - JK - MS
J S Qn J S Qn
Ck E E Master
Ck
Slave
K R Qn K R Qn
5) FF - D 6) FF - T
D S (J ) Q T J Q
E E
R (K ) Q K Q
5V
Q
B1
1 2
B2
Q
Contatori
Registri a scorrimento
(LSB) Q0 Q1 Q2 Q3
Pr Pr Pr Pr
(MSB)
J Q a Q a J Q a
J J Q
Ck
K Q K Q K Q K Q
b b b
Cr Cr Cr Cr Cr
T 1
Selettore a/b
(LSB) Q0 Q1 Q2 Q3
Pr Pr Pr Pr
(MSB)
J Q a J Q a J Q a J Q
Ck
K Q K Q K Q K Q
b b b
Cr Cr Cr Cr Cr
T 1
Selettore a/b
0 2 5 7 8 9 10 11 12 13 14 15 16 17
Ck 1 3 4 6
Q0
Q1
Q2
Q3
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0
modulo 16: può contare da 0 a 15 (4 FF, ogni FF è una cifra del num bin)
0 2 5 7 8 9 10 11 12 13 14 15 16 17
Ck 1 3 4 6
Q0
Q0
Q1
Q1
Q2
Q3
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0
10 11 12 13 14 15 16 17
T
Q0
Q1
Q2
Q3
Tempo di ritardo totale
accumulato fra tutti I FF.
1011 1100 1101 1110 1111 0 Dovrebbe avvenire
l azzeramento
1111 0000
A0
Il contatore sincrono si basa sul J
funzionamento in parallelo dei FF
K
Ogni FF è comandato dallo stesso Ck A1
J
Ck A2
J
Ck (MSB)
T 1 J Q J Q J Q J Q
K Q K Q K Q K Q
anche in questo caso si dovrà rispettare un Tmin fra due impulsi di Ck:
Ck (MSB)
T 1 J Q J Q J Q J Q
K Q K Q K Q K Q
TR / 2 1sec
R counter
R Ck
Ck
TR / 2 2 n
TCk f Ck
n TR
incertezza su n n 1 (ciclo)
TCk ?
R counter
Ck Ck
R
incertezza su n n 1 (ciclo)
2 n
TCk 2 n TR TCk
fR
Pr Pr Pr Pr
ingresso (LSB)
seriale
J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
(MSB) Q3 Q2 Q1 Q0
ingresso Pr Pr Pr Pr
seriale (LSB)
D J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
(MSB) Q3 Q2 Q1 Q0
ingresso Pr Pr Pr Pr
seriale (LSB)
D J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
S/P I S/P O
A.A. 2008-09 Dott. M. Andreotti 242
1° trimestre
Registro a scorrimento SISO
(MSB) Q3 Q2 Q1 Q0
ingresso Pr Pr Pr Pr
seriale (LSB)
D J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
(MSB) Q3 Q2 Q1 Q0
ingresso Pr Pr Pr Pr
seriale (LSB)
D J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
(MSB) Q3 Q2 Q1 Q0
ingresso Pr Pr Pr Pr
seriale (LSB)
D J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
Facciamo la divisione
se il resto A0=0 il risultato è
A3 A2 A1 A0 A3 A2 A1 esatto
A0 se il resto A0=1 il risultato è
10 2 2 10
resto A0 approssimato per difetto
Q3 Q2 Q1 Q0
(MSB) (LSB)
Pr Pr Pr Pr
ingresso
seriale
J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
Contatore
Abilitatore in tempi differenti
Divisore per N, in quanto si ha un impulso all uscita Q0
ogni N impulsi di Ck
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
N° Q3 Q2 Q1 Q0
cicli Q2
(MSB) Q3 Q1 (LSB) Q
0
0 0 0 0 0 Pr Pr Pr Pr
ingresso
1 1 0 0 0
seriale
2 1 1 0 0 J Q J Q J Q J Q
3 1 1 1 0 K Q K Q K Q Q
K
4 1 1 1 1 Cr Cr Cr Cr Cr
5 0 1 1 1 Ck
6 0 0 1 1
7 0 0 0 1
Con un opportuno decodificatore si può
8 0 0 0 0
contare
Q0 0
1
Q1 2
3
Q2 Decodificatore 4
5
Q3 6
7
Parte III
Comprende le prove:
Uso di un FF-JK con Preset e Clear
Realizzazione di un contatore binario asincrono
avanti/indietro a 4 bit con 4 FF JK
Realizzazione di un registro a scorrimento a 4 bit con 4
FF JK:
Funzionamento SISO,SIPO,PIPO,PISO.
Realizzazione di un contatore ad anello.
Realizzazione di un contatore ad anello incrociato.
IC da utilizzare sono
76 : contiene 2 FF-JK con Pr a Cr
107 : contiene 2 FF-JK con solo Cr
157 : contiene 4 MUX a 2 ingressi
(oppure) 86 : contiene 3 XOR
J Q a Q a J Q a
J J Q
Ck
K Q K Q K Q K Q
b b b
Cr Cr Cr Cr Cr
T 1
Q Q Q Q
K K K K
Ck ( manuale ) Pr Pr Pr Pr
Pr Pr Pr Pr
Attenzione:
J J J J Out Non consente
In Q Q Q Q
l introduzione di zeri ma
Q Q Q Q si può usare il clear.
K K K K E anche un:
Generatore di sequenza
Ck ( manuale )
Contatore ad anello
A.A. 2008-09 Dott. M. Andreotti 255
1° trimestre
Contatore ad Anello
Q3 Q2 Q1 Q0
(MSB) (LSB)
Pr Pr Pr Pr
ingresso
seriale
J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
Q3 Q2 Q1
(MSB) (LSB) Q0
Pr Pr Pr Pr
ingresso
seriale
J Q J Q J Q J Q
K Q K Q K Q K Q
Cr Cr Cr Cr Cr
Ck
Parte IV
Corso di Laurea in Informatica TFI
Anno Accademico 2007-2008
Totem Pole
Tutte le porte utilizzate finora hanno uscite Totem Pole: 2 possibili stati
ingressi ingressi
alla Blocco 1 0 Blocco alla
logico logico log ica
log ica
Vout Vout
Il blocco logico :
decide, in base alla logica (AND,OR,....) se l uscita deve essere
alta o bassa
Le linee tratteggiate:
rappresentano una immaginaria connessione meccanica che
predispone lo stato degli interruttori
Totem pole
gli interruttori sono sempre in stati opposti
uscita collegata a Vcc->stato alto
uscita collegata a Gnd->stato basso
VCC V CC
ingressi ingressi
alla Blocco Blocco alla
log ica logico Vout Vout logico log ica
Open Collector:
Tensione di uscita come un filo sconnesso
questa stessa uscita può essere collegata ad altre uscite OC
VCC VCC
Resistore di pull-up
ingressi
alla Blocco
log ica logico Vout
VCC VCC V CC
A B
ingressi ingressi
alla Blocco X Blocco alla
log ica logico Vout V out logico log ica
ingressi Blocco
OC alla logico
OC
log ica
V out
VCC Vcc
ingressi ingressi
Blocco Blocco
Alto/Basso alla 1 0 logico
alla
log ica logico log ica
Vout Vout
Alto/Basso
Bit di selezione
X X
TP TP
Vcc
LED AA LED AB
X=0 LED = 0 X=0 LED = 1
X=1 LED = 1 X=1 LED = 0
OC X X
ingressi
alla Blocco
log ica logico Vout
Vcc Vcc
LED AB
X=0 LED = 1
X=OC LED = 0
Tri-State (TS) Con un solo LED attivo basso o attivo alto non
si possono visualizzare i 3 stati
usiamo 1 LED AB (A) e 1 LED AA (B)
Vcc
A 1 LED AA e 1 LED AB
X
X=0 LED-A = 1 LED-B = 0
TS X=1 LED-A = 0 LED-B = 1
X=OC LED-A = ½ LED-B = ½
circa metà intensità luminosa
ad ogni LED è applicata Vcc/2
B
Selettore: Var/OC
Selettore: Var/OC
Parte IV
ingressi
A Out
alla Blocco
V out
log ica logico
0 0
1 OC
A.A. 2008-09 Dott. M. Andreotti 272
1° trimestre
Esperienza OC
1. Uso di un IC 7407 e uso di dispositivi LED attivi bassi e attivi alti e
loro combinazione per esaminare lo stato delle uscite TP e OC.
Vcc
X AB
A
AA
Scrivere la tavola della verità con le indicazioni della luminosità dei led
AB e AA
A
5.05 V
DMM
X Led
A AB Rivelatore tipo b
B
Y
C AB CD AB CD
D
CD A B C D
A B C D Y
0 x 0 x 1
0 x x 0 1
x 0 x 0 1
x 0 0 x 1
1 1 x x 0
x x 1 1 0
Sommatore
No
SI:
d. Sommare il riporto a LSB (E.A.C.) d. Complementare il risultato e CHS
0110 0110
1110 1110 1110 compl. (1) 0001
0110 compl. (1) 1001 compl. (1) 0111
10111 e CHS
Lo riportiamo (EAC): 1
1000
D4 4
Dagli D3 95 3 86
switch D2
D1
( 75) 2
83
C4 M2
86
C4 Logica
M :somma/sott.ne
C0 Di
controllo
IC 86
A0 X0 M 0 Xi Ai
A1 X1
A2 M 1 Xi Ai 1 Ai
X2
A3 X 3 X 2 X1 X 0 1111 A3 A2 A1 A0
X3
M
A.A. 2008-09 Dott. M. Andreotti 281
1° trimestre
display B display A display
memorizza
Logica di controllo e
complemento a 1 D4 4
Dagli D3
switch D2
95 3 86
2
D1
1
83
86
C4 Logica M2
minuendo > sottraendo M:somma/sott.ne
C0 Di
controllo
1110 1110
0110 compl. (1) 1001 complemento a 1 sottraendo M =1
10111 Alla somma sommiamo il riporto 1 C0=1
Lo riportiamo (EAC): 1 Nessun complemento del risultato M2=0
1000
M=0 somma D4 4
C4 è un vero riporto Dagli D3
95 3 86
M=1 sottrazione: switch D2 2
D1
1
se C4=1 C0=1
no complemento 83
se C4=0 C0=0 86 M2
e si complementa C4 Logica
C0 Di
M:somma/sott.ne
controllo
M C4 C0 M2
0 X 0 0
1 0 0 1 C0 MC4 MC4
M 2 M M C4 M MC4
1 1 1 0
M M2
C4
C0
A.A. 2008-09 Dott. M. Andreotti 283
1° trimestre
Schema
D4 4
Dagli 95
switch
D3 3 86
D2 ( 75) 2
D1
1
83
C4 M2
86
C4
M :somma/sott.ne
C0 Logica
Di
controllo
Selettore: Var/OC
Selettore: Var/OC
IN1 Ricevitore
1 Bus dati D3 - D0
Ricevitore
2 IN 2
OUT1 Trasmetitore
1
Trasmettitore
2 OUT2
indirizzo
L abilita TR1
H abilita TR2 GND1 GND2
Il circuito deve:
Segnalare se è stato premuto un tasto sul tastierino
A tasto premuto generare il codice binario corrispondente
Contatore
74161
Tastierino
4-bit
di selezione
16 1
MUX
Contatore
74161
Display a
7 segmenti
Comprende le prove:
Utilizzo di una ALU (Unità Aritmetico-Logico):
Operazioni logiche fra 2 parole a 4 bit
Operazioni aritmetiche fra 2 o più parole a 4 bit
La ALU si utilizza in associazione con:
Registro per la memorizzazione di una parola
Contraves per l inserimento della seconda parola
F ad A
F
A registro F al display
ALU
B
4 bit
di selezione
Come si procede:
Comprende le prove:
Realizzazione di un contatore di impulsi TTL a 3 cifre
decimali per:
Misura di frequenze
Misura di periodi di tempo
IC utilizzato:
3 contatori BCD (decimale codificato in binario) 12 bit
2 memorie di 6 bit
3 display 7-segmenti
Contatore
Ck Display unità
BCD 174 bit più
significativo
Display centinaia
Ck Contatore
BCD 174