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W: anchura p- B
L: Longitud
D
GND
D(Drain): Drenador D
G(Gate): Puerta
S(Source): Fuente G B
IDS VGS>VT: crea canal de conducción
B(Body): Cuerpo o sustrato G
n+: dopado n fuerte +
p-: dopado p débil S VGS VDS>0: crea corriente de conducción IDS
VT: Umbral (Threshold) S
• Regiones lineal y de transición: ocurre si VGS > VT y VDS < VGS, VGS
lineal, VDS pequeña: I DS = β ⋅ ( V GS – V T ) ⋅ V DS
2
V DS
de transición, VDS mayor: I DS = β ⋅ ( V GS – V T ) + ---------- ⋅ ( 1 + λ ⋅ V DS )
2
λ es la modulación de la longitud de canal Saturación VDS
Lineal
• Región de saturación: ocurre si VGS > VT y VDS > VGS,
2
De transición VGS<VT
( V GS – V T ) Corte
I DS = β ⋅ ------------------------------ ⋅ ( 1 + λ ⋅ V DS )
2
( β n = β p ) ⇒ W p ⁄ L p = 2,5 × W n ⁄ L n
• A veces se utiliza:
K = βn ⁄ βp = μn ⁄ μp × ( Wn ⁄ Ln ) ⁄ ( Wp ⁄ Lp )
Cgd D
Cdb
B
G
Cgs Csb
Cgb
S
CMOS estáticas
Redes de conmutación
Dinámicas
Otras
Vdd
I II
Vout
Wp/Lp = 5/1
III
in out
IV
Wn/Ln = 2/1
V
GND Vin
VTn Vdd - VTp
Operación ON/OFF
pMOS
nMOS
Vin = 0 out = 1 out = 0
Vin = 1 Región I: p: óhmica n: corte
Región II: p: óhmica n: saturación
Región III: p: saturación n: saturación
Región IV: p: saturación n: óhmica
Región V: p: corte n: óhmica
ID in out
in out out out
CL
CL CL
GND
Vout
ID Volt
Vout Vin
Vdd-|VTp|
tPHL tPLH
Vin VTn
VTn Vdd - VTp
t
pMOS pMOS
nMOS nMOS
En buena parte, los retrasos en puertas CMOS se deben a los tiempos de transi-
ción. Expresiones aproximadas para ellos son [ACOS2000]:
4C L V dd L n 4C L V dd L p
t f = --------------------------------------------------------- t r = ------------------------------------------------------------
2 2
μ n C ox W n ( V dd – V Tn ) μ p C ox W p ( V dd – V Tp )
Observaciones de interés:
* tr,f crecen proporcionalmente con la carga CL
* La subida (tr ) depende de la geometría del pMOST, disminuyendo linealmente
con Wp/Lp
* La bajada (tf ) depende de la geometría del nMOST, disminuyendo linealmente
con Wn/Ln
* Subida y bajada se hacen aproximadamente iguales (tr ∼ tf) al compensar las
transconductancias de los dispositivos, (βn ∼ βp), haciendo la geometría del
pMOS 2.5 veces mayor que la del nMOS: Wp/Lp ~ 2.5 Wn/Ln
Wn/Ln = 2/1
Vout
También los INV se pueden hacer asímetricos desplazando VT :
k>1 ** K > 1: (Wn/Ln) > (Wp/Lp) permite desplazar VT hacia el 0
k =1
k<1 ** K < 1: (Wn/Ln) < (Wp/Lp) permite desplazar VT hacia el 1
Vin Así pueden variarse los márgenes de ruído y de los niveles lógicos
La potencia (Pw = Energía/Tiempo) se disipa en forma de calor. En general debe ser reducida
1 para evitar los fallos que se producen en los circuitos al aumentar la temperatura
2 para reducir mantenimiento: menos coste y posibilidad de equipos portátiles,
autónomos y bioelectrónicos
La potencia en circuitos CMOS viene dada por una contribución estática (Pleakage) y dos
contribuciones dinámicas (Pshort-circuit y Pswitching):
P Total = P leakage + P short – circuit + P switching
1 La parte estática es debida a las pérdidas a causa de las corrientes de fuga: P leakage = ∑ I leakage ⋅ V dd
dispositivos
2 Pshort-circuit es debida al camino resistivo desde Vdd a GND durante la conmutación.
Depende de la tecnología, de los tiempos de subida/bajada y de las geometrías de los transistores
β 3
P short – circuit = ------ ( ( V dd – ( 2 ⋅ V T ) ) ⋅ t t ⋅ f )
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