DEPARTAMENTO DE ELÉCTRICA Y ELECTRÓNICA

CARRERA DE INENIERIA EN AUTOMATIZACIÓN Y CONTROL

ASIGNATURA: DISEÑO DE VLSI NRC: 2868

Resumen

Profesor: Ing. Vanessa Vargas

ALUMNO:
Leydy Guambo

21 de Mayo del 2018 - Sangolqui

 Leydy Guambo NRC: 2868

Contenido

1. Tema: .................................................................................................................................................... 3
2. Objetivo. ............................................................................................................................................... 3
3. Resumen ............................................................................................................................................... 3
4. Dificultades encontradas .................................................................................................................... 22
5. Bibliografía ......................................................................................................................................... 22

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1. Tema:

Comprensión cualitativa de los dispositivos MOS

Modelos de componentes simples para análisis manual

Modelos de componentes detallados para SPICE Impacto de las variaciones del proceso

2. Objetivo.

Entender los dispositivos CMOS

3. Resumen

Es una premisa en la ingeniería que la concepción de una construcción compleja sin una comprensión
previa de los bloques de construcción subyacentes es un camino seguro hacia el fracaso. Esto
seguramente también se aplica al diseño de circuitos digitales. Los bloques de construcción básicos en los
circuitos digitales actuales son los dispositivos semiconductores de silicio, más específicamente los
transistores MOS y en menor medida los diodos parásitos y los cables de interconexión.
El diodo
Cada transistor MOS contiene implícitamente una cantidad de diodos con polarización inversa que
influyen directamente en el comportamiento del dispositivo. Especialmente, las capacidades dependientes
de voltaje contribuidas por estos elementos parásitos juegan un papel importante en el comportamiento de
conmutación de la puerta digital MOS. Los diodos también se usan para proteger los dispositivos de
entrada de un IC contra cargas estáticas.
Región de agotamiento
El diodo pn, mostrado en la figura 1, consiste en dos regiones homogéneas de material p y n, separadas
por una región de transición de un tipo de dopaje a otro, se se supone delegado

Figura 1. Diodo pn

El material de tipo p está impurificado con impurezas aceptoras (como el boro), lo

que da como resultado la presencia de agujeros como portadores dominantes o
mayoritarios. Del mismo modo, el dopado de silicio con impurezas del donante (como
el fósforo o el arsénico) crea un material de tipo n, donde los electrones son la
mayoría de los portadores. Los contactos de aluminio proporcionan acceso a los
terminales p y n del dispositivo, el símbolo del diodo se muestra en la figura 2.

Figura 2. Símbolo Al unir los materiales de tipo p y n se produce un gran gradiente de concentración en
del diodo. el límite. La concentración de electrones cambia de un valor alto en el material de
tipo n a un valor muy pequeño en el material de tipo p. Lo contrario es cierto para la
concentración del agujero. Este gradiente causa que los electrones se difundan de n a py los orificios se
difundan de p a n. Cuando los orificios abandonan el material de tipo p, dejan atrás iones aceptores
inmóviles, que están cargados negativamente. En consecuencia, el material de tipo p se carga
negativamente en las proximidades del límite pn. De manera similar, una carga positiva se acumula en el
lado n del límite a medida que los electrones difusos dejan atrás los iones donantes cargados
positivamente. La región en el cruce, donde se ha eliminado la mayoría de los transportistas, dejando el
aceptador fijo y los iones donantes, se llama región de agotamiento.

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Figura 3. La abrupta unión pn bajo sesgo de equilibrio.

Todo el análisis mencionado se encuentra en la figura 3, donde el material p está más fuertemente dopado
que el n, o 𝑁𝐴 > 𝑁𝐷 , con 𝑁𝐴 y 𝑁_𝐷, las concentraciones del aceptor y del donante, respectivamente. Por
lo tanto, la concentración de carga en la región de agotamiento es mayor en el lado p de la unión. La
Figura 3.2 también muestra que bajo polarización cero, existe un voltaje φ0 a través de la unión, llamado
potencial incorporado.

(1)
Donde 𝜑 𝑇 es el voltaje térmico:

(2)
La cantidad ni es la concentración de portador intrínseco en una muestra pura del semiconductor y es igual
a aproximadamente 1,5 × 1010 𝑐𝑚3 a 300 K para el silicio
Comportamiento estático
La ecuación de diodo ideal
Al suponer que se aplica un voltaje directo VD a la unión o, en otras palabras, que el potencial de la región
p se eleva con respecto a la zona n. El potencial aplicado reduce la barrera potencial. En consecuencia, el
flujo de portadores móviles a través de la unión aumenta a medida que la corriente de difusión domina el
componente de deriva. Estos portadores atraviesan la región de depleción y se inyectan en las regiones
neutrales y n, donde se convierten en portadores minoritarios, como se ilustra en la Figura 4.

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Figura 4.Concentraciones de portadores minoritarios en la región neutral cerca de una unión pn abrupta
en condiciones de polarización directa.

Por otro lado, cuando se aplica un voltaje inverso VD a la unión o cuando el potencial de la región p se
reduce con respecto a la región n, se eleva la barrera potencial. Esto da como resultado una reducción en la
corriente de difusión, y la corriente de deriva se vuelve dominante mostrado en la figura 5. Es justo decir
que en el modo de polarización inversa el diodo opera como un dispositivo no conductor o bloqueador. El
diodo actúa así como un conductor unidireccional.

Figura 5.Concentración de portadores minoritarios en las regiones neutras cerca de la unión pn en

condiciones de polarización inversa.

La propiedad más importante de la corriente del diodo es su dependencia exponencial del voltaje de
polarización aplicado (figura 6). El comportamiento exponencial de los voltajes de polarización positiva
es aún más evidente en la figura 7, donde la corriente se traza en una escala logarítmica. La corriente
aumenta en un factor de 10 por cada 60 mV extra (= 2.3 𝜑𝑇) de polarización directa. A niveles de
voltaje pequeños (VD <0.15 V).
El comportamiento del diodo para las condiciones de polarización directa e inversa se describe mejor
mediante la conocida ecuación de diodo ideal, que relaciona la corriente a través de la ID del diodo con la
tensión de polarización del diodo VD.
(3)
𝐼𝑆 Representa un valor constante, llamado corriente de saturación del diodo. Es proporcional al área del
diodo, y una función de los niveles de dopaje y anchuras de las regiones neutras.

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Figura 6. En escala lineal

Figura 7. En escala logarítmica

Modelos para análisis manual

Un primer modelo, que se muestra en la Figura 8, se basa en la ecuación de diodo ideal ecuación 3. Para
un diodo "totalmente conductor", la caída de tensión sobre el diodo VD se encuentra en un rango
estrecho, aproximadamente entre 0,6 y 0,8 V. normalmente se supone un valor de 0.7 V. Esto da lugar al
modelo de la figura 8, donde un diodo conductor se reemplaza por una fuente de voltaje fijo.

Figura 8, Modelo del diodo ideal y el modelo del diodo de primer orden

Comportamiento dinámico o transitorio

La respuesta transitoria o dinámica determina la velocidad máxima a la que se puede operar el dispositivo.
Debido a que el modo de operación del diodo es una función de la cantidad de carga presente en ambas
regiones, neutral y de carga espacial, su comportamiento dinámico está fuertemente determinado por la
velocidad con la que se puede mover la carga.
En el modelo ideal, la región de agotamiento carece de portadores móviles, y su carga está determinada por
los iones inmóviles donantes y aceptadores. En un nivel intuitivo, las siguientes observaciones se pueden
verificar fácilmente: en condiciones de polarización directa, la barrera potencial se reduce, lo que significa
que se necesita menos carga de espacio para producir la diferencia de potencial, en condiciones inversas,
la barrera potencial se incrementa correspondiendo a una carga espacial incrementada y a una región de
empobrecimiento más amplia. Estas observaciones son confirmadas por las bien conocidas expresiones de
región de agotamiento que figuran a continuación:
1. Cargo de la región de agotamiento

(4)

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2. Ancho de la región de agotamiento

(5)
3. Campo eléctrico máximo

(6)
En las ecuaciones anteriores, 𝜀𝑠𝑖 significa la permitividad eléctrica del silicio y es igual a 11.7 veces la
permitividad de un vacío, o 1.053 × 10−10 𝐹 / 𝑚. La relación del lado n frente al lado p del ancho de la
región de agotamiento está determinada por las relaciones de nivel de dopaje: 𝑊2 /(− 𝑊1 ) = 𝑁𝐴/𝑁𝐷.
Desde un punto de vista abstracto, es posible visualizar la región de agotamiento como una capacitancia,
donde las regiones n y p actúan como las placas del condensador. Un pequeño cambio en el voltaje aplicado
a la unión 𝑑𝑉𝐷 causa un cambio en la carga espacial 𝑑𝑄𝑗. Por lo tanto, se puede definir una capacitancia de
capa de agotamiento.

(7)

Donde 𝐶𝑗0 es la capacitancia bajo condiciones de polarización cero y es solo una función de los parámetros
físicos del dispositivo.

Figura 9.Capacitancia de unión (en fF / μm2) en función del voltaje de polarización aplicado.

(8)
La capacitancia de unión resultante se traza en función de la tensión de polarización en la Figura 9 para
un diodo de silicio típico encontrado en circuitos MOS.
La ecuación (7) solo es válida bajo la condición de que la unión pn sea una unión abrupta, donde la
transición de n a p material es instantánea. Este no suele ser el caso en las uniones pn de circuito
integrado real, donde la transición de n a p material puede ser gradual. Se puede proporcionar una
expresión más genérica para la capacitancia de unión, donde m se denomina coeficiente de graduación e
igual a 1/2 para la unión abrupta y 1/3 para la unión lineal o graduada.

(9)
Depleción de señal grande-región capacitancia
En los circuitos digitales, los voltajes de operación tienden a moverse rápidamente en un amplio rango.
Bajo esas circunstancias, es más atractivo reemplazar la capacitancia C lineal no dependiente de voltaje por
una capacitancia lineal equivalente, Ceq. Ceq

7
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(10)
Combinando con la ecuación 4:

(11)
3.2.4 El Diodo real-Efectos secundarios
En la práctica, la corriente del diodo es menor de lo que se predice con la ecuación del diodo ideal, ya que
siempre hay una caída de voltaje sobre las regiones neutras, sin embarco la caída de voltaje solo se vuelve
signifiativa para corrientes grandes mayores a 1A. Este efecto se puede modelar agregando una resistencia
en serie con los contactos de diodo de región ny p.
3.3 El transistor MOS (FET)
El transistor de efecto de campo semiconductor de óxido de metal (MOSFET o MOS, para abreviar) es
ciertamente el caballo de batalla del diseño digital contemporáneo. Su principal ventaja es que el dispositivo
funciona muy bien como un interruptor e introduce pequeños efectos parasitarios. Otras ventajas
importantes son su densidad de integración combinada con un proceso de fabricación relativamente
"simple", que permite producir circuitos grandes y complejos de una manera económica.
3.3.1 Un primer vistazo al dispositivo
El MOSFET es un dispositivo de cuatro terminales. El voltaje aplicado al terminal de puerta determina si
y cuánta corriente fluye entre la fuente y los puertos de drenaje. El cuerpo representa el cuarto terminal del
transistor. Su función es secundaria ya que solo sirve para modular las características y parámetros del
dispositivo.
En el nivel más superficial, el transistor puede considerarse un interruptor. Cuando se aplica un voltaje a la
compuerta que es mayor que un valor dado llamado voltaje de umbral VT, se forma un canal conductor
entre el drenaje y la fuente. En presencia de una diferencia de voltaje entre los dos últimos, la corriente
fluye entre ellos. La conductividad del canal está modulada por la tensión de la puerta: cuanto mayor sea la
diferencia de voltaje entre la puerta y la fuente, menor será la resistencia del canal conductor y mayor será
la corriente.
Cuando el voltaje de la compuerta es menor que el umbral, no existe tal canal, y el interruptor se considera
abierto.
Se pueden identificar dos tipos de dispositivos MOSFET. El transistor NMOS consta de regiones 𝑛+ , drain
y source, integrados en un sustrato de tipo p. La corriente es transportada por electrones que se mueven a
través de un canal de tipo n entre la fuente y el drenaje. Esto está en contraste con el diodo de unión pn,
donde la corriente es llevada por ambos agujeros y electrones. Los dispositivos MOS también se pueden
hacer mediante el uso de un sustrato de tipo n y las regiones 𝑝 + , drain y source. En un transistor de este
tipo, la corriente se transporta por orificios que se mueven a través de un canal de tipo p. El dispositivo se
llama MOS de canal p o transistor PMOS. En una tecnología MOS complementaria (CMOS), ambos
dispositivos están presentes. La sección transversal de un proceso contemporáneo CMOS de doble pozo se
presentó en el Capítulo 2, y se repite aquí para mayor comodidad (Figura 10).

Figura 10. Sección transversal del proceso contemporáneo CMOS de doble pozo.

Los símbolos de circuito para los diversos transistores MOS se muestran en la Figura 11.

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Figura 11. (a) NMOS de cuatro terminales (b) NMOS de tres terminales (c) PMOS de cuatro terminales
(d) PMOS de tres terminales

3.3.2 El transistor MOS en condiciones estáticas

El voltaje de umbral
Supongamos ahora que se aplica un voltaje positivo a la puerta (con respecto a la fuente), como se muestra
en la Figura 3.13. La compuerta y el sustrato forman las placas de un condensador con el óxido de
compuerta como dieléctrico. El voltaje positivo de la compuerta causa que se acumule carga positiva en el
electrodo de compuerta y carga negativa en el lado del sustrato. Este último se manifiesta inicialmente al
repeler los agujeros móviles. Por lo tanto, una región de agotamiento se forma debajo de la puerta.

(12)

(13)
Con 𝑁𝐴 el sustrato doping y 𝜑 el voltaje a través de la capa de agotamiento (es decir, el potencial en el
límite óxido-silicio).
A medida que aumenta el voltaje de la compuerta, el potencial en la superficie de silicio en algún punto
alcanza un valor crítico, donde la superficie del semiconductor se invierte en material de tipo n. Este punto
marca el inicio de un fenómeno conocido como fuerte inversión y ocurre a un voltaje igual al doble del
Potencial de Fermi (Ecuación (3.16)) (𝜑𝐹 ≈ −0.3 𝑉 para sustratos típicos de silicio de tipo p):

(12)

Figura 12. Transistor NMOS para VGS positivo, que muestra la región de depleción y el canal inducido.

En presencia de una capa de inversión, la carga almacenada en la región de agotamiento es fija e igual

(13)
Esta imagen cambia algo en caso de que se aplique una tensión de polarización de sustrato VSB (VSB es
normalmente positiva para dispositivos de canal n). Esto hace que el potencial de superficie requerido para
una fuerte inversión aumente y se convierta en | − 2𝜑𝐹 + 𝑉𝑆𝐵 |. La carga almacenada en la región de
agotamiento ahora se expresa mediante Eq. (3.18)

(14)
El valor de 𝑉𝐺𝑆 se denomina voltaje umbral 𝑉𝑇 . En lugar de confiar en una expresión analítica compleja (y
apenas precisa) para el umbral, se confia en un parámetro empírico llamado 𝑉𝑇0 , que es el voltaje umbral

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para 𝑉𝑆𝐵 = 0, y es principalmente una función del proceso de fabricación. El voltaje umbral en diferentes
condiciones de polarización del cuerpo puede determinarse entonces de la siguiente manera,
(15)
El parámetro 𝛾 (gamma) se denomina coeficiente de efecto corporal y expresa el impacto de los cambios
en 𝑉𝑆𝐵 .
El efecto de la polarización del pozo sobre la tensión umbral de un transistor NMOS se representa
gráficamente para los valores típicos de | − 2𝜑𝐹 | = 0.6 𝑉 𝑦 𝛾 = 0.4 𝑉 0.5 . Un sesgo negativo en el pozo
o sustrato hace que el umbral aumente de 0.45 V a 0.85 V. Observe también que VSB siempre tiene que
ser mayor que -0.6 V en un NMOS. De lo contrario, el diodo del cuerpo de origen se polariza hacia adelante.

Figura 13. Efecto del sesgo corporal en el umbral

Operación resistiva
Supongamos ahora que VGS> VT y que una pequeña tensión, VDS, se aplica entre el drenaje y la fuente.
La diferencia de voltaje hace que una ID de corriente fluya desde el drenaje a la fuente (Figura 14).

Figura 14. Transistor NMOS con tensiones de polarización.

En un punto x a lo largo del canal, el voltaje es V (x), y el voltaje de puerta a canal en ese punto es igual a
VGS - V (x). Bajo la suposición de que este voltaje excede el voltaje de umbral a lo largo del canal, se
puede calcular la carga del canal inducido por unidad de área en el punto x.

(16)
𝐶𝑜𝑥 representa la capacitancia por unidad de área presentada por el óxido de la puerta, y es igual

(17)
con 𝜀𝑜𝑥 = 3.97 × 𝜀𝑜 = 3.5 × 10 − 11 𝐹 / 𝑚 la permitividad del óxido, y 𝑡𝑜𝑥 es el espesor del óxido. La
corriente se da como el producto de la velocidad de deriva de los portadores y la carga disponible. Debido
a la conservación de carga, es una constante sobre la longitud del canal. W es el ancho del canal en una
dirección perpendicular al flujo de corriente.
(18)
La velocidad del electrón está relacionada con el campo eléctrico a través de un parámetro llamado
movilidad 𝜇𝑛 (expresado en m2 / V⋅s). La movilidad es una función compleja de la estructura cristalina y
del campo eléctrico local. En general, se usa un valor empírico.

10
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(19)
(20)
Integrando la ecuación sobre la longitud del canal L se obtiene la relación tensión-corriente del transistor.

(21)
se llama el parámetro de transconductancia del proceso y es igual

(22)
El producto de la transconductancia del proceso y la relación (W / L) de un transistor (NMOS) se denomina
factor de ganancia kn del dispositivo. Para valores más pequeños de VDS, el factor cuadrático en Eq. (3.25)
puede ser ignorado, y observamos una dependencia lineal entre VDS e ID. La región de operación donde
Eq. (3.25) se llama por lo tanto se llama la región resistiva o lineal.
AVISO: Los parámetros W y L en Eq. (3.21) representan el ancho y la longitud efectiva del canal del
transistor. Estos valores difieren de las dimensiones dibujadas en el diseño debido a efectos tales como la
difusión lateral de las regiones fuente y de drenaje (L) y la invasión del óxido del campo aislante (W). Las
siguientes expresiones relacionan los dos parámetros, con los parámetros ΔW y ΔL del proceso de
fabricación:

(23)

La región de saturación
A medida que aumenta el valor de la tensión de drenaje-fuente, la hipótesis de que el voltaje del canal es
mayor que el umbral a lo largo del canal deja de mantenerse. Esto sucede cuando 𝑉𝐺𝑆 − 𝑉 (𝑥) < 𝑉𝑇 . En
ese punto, la carga inducida es cero, y el canal de conducción desaparece o se pellizca. Esto se ilustra en la
figura 3.16.

(24)

Figura 15. NMOS con condiciones

En esas circunstancias, el transistor está en la región de saturación, y Eq. (21) ya no se sostiene. La

diferencia de voltaje sobre el canal inducido (desde el punto de pinzamiento hasta la fuente) permanece fijo
en 𝑉𝐺𝑆 − 𝑉𝑇 , y en consecuencia, la corriente permanece constante (o satura).

(25)
Modulación de longitud de canal
La última ecuación parece sugerir que el transistor en el modo de saturación actúa como una fuente de
corriente perfecta. Esto no es del todo correcto. La longitud efectiva del canal conductivo en realidad se
modula mediante el 𝑉𝐷𝑆 aplicado: se puede observar de Eq. (25), la corriente aumenta cuando se disminuye
el factor de longitud L, se da por lo tanto en Eq. (26).

(26)
con 𝐼𝐷, las expresiones actuales derivadas anteriormente, y λ un parámetro empírico, llamado modulación
de longitud de canal. λ varía aproximadamente con la inversa de la longitud del canal.
Saturación de velocidad

11
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El comportamiento de los transistores con longitudes de canal muy cortas (llamados dispositivos de canal
corto) se desvía considerablemente de los modelos resistivos y saturados, presentados en los párrafos
anteriores. El principal culpable de esta deficiencia es el efecto de saturación de velocidad. Eq. (3.23). Esto
se ilustra en la Figura 3.17.

Figura 16. Velocidad-saturación efectos

Para el silicio de tipo p, el campo crítico en el que ocurre la saturación de electrones es alrededor de 1.5 ×
106 𝑉 / 𝑚 (𝑜 1.5 𝑉 / 𝜇𝑚), y la velocidad de saturación 𝜐𝑠𝑎𝑡 es aproximadamente igual a 105 𝑚 / 𝑠.
Este efecto tiene un profundo impacto en el funcionamiento del transistor. Ilustraremos esto con una
derivación de primer orden de las características del dispositivo en condiciones de saturación de velocidad.
La velocidad como una función del campo eléctrico, trazada en la Figura 16, puede aproximarse
aproximadamente a la siguiente expresión:

(27)

El requisito de continuidad entre las dos regiones dicta que 𝜉𝑐 = 2𝜐𝑠𝑎𝑡 /𝜇𝑛 . Reevaluando la ecuación (3.20)
y Eq. (3.22) a la luz de la fórmula de velocidad revisada conduce a una expresión modificada de la corriente
de drenaje en la región resistiva

(28)

(29)
κ es una medida del grado de saturación de velocidad, ya que VDS / L puede interpretarse como el campo
promedio en el canal. En el caso de dispositivos de canal largo (valores grandes de L) o valores pequeños
de 𝑉𝐷𝑆 , κ se aproxima a 1 y Eq. (28) simplifica a la ecuación de corriente tradicional para el modo de
operación resistiva. Para dispositivos de canal corto, κ es menor que 1, lo que significa que la corriente
entregada es menor de lo que normalmente se esperaría.
Al aumentar la tensión de drenaje-fuente, el campo eléctrico en el canal finalmente alcanzará el valor
crítico, y los portadores en el drenaje se saturarán de velocidad. El voltaje de drenaje de saturación VDSAT
se puede calcular igualando la corriente en el drenaje a la corriente dada por Eq. (28) para 𝑉𝐷𝑆 = 𝑉𝐷𝑆𝐴𝑇 .

(30)
VGT es una notación abreviada para VGS - VT. Después de un poco de álgebra, obtenemos

(31)
Hasta ahora solo hemos considerado los efectos del campo tangencial a lo largo del canal debido al VDS,
al considerar los efectos de saturación de velocidad. Sin embargo, también existe un campo normal
(vertical) que se origina a partir de la tensión de la compuerta que inhibe aún más la movilidad del soporte
del canal. Este efecto, que se llama degradación de la movilidad, reduce la movilidad de la superficie con
respecto a la movilidad masiva. Eq. (3.32) proporciona una estimación simple de la reducción de movilidad

(32)
con 𝜇𝑛0 la movilidad masiva y η un parámetro empírico. Un enfoque típico es usar derivar el valor real de
μ para una intensidad de campo dada a partir de tablas o gráficos empíricos.

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Velocidad de saturación
Se puede obtener un modelo sustancialmente más simple al hacer dos suposiciones:
1. La velocidad se satura abruptamente en ξc, y se aproxima por la siguiente expresión:

(33)
2. La tensión de drenaje-fuente 𝑉𝐷𝑆𝐴𝑇 a la que se alcanza el campo eléctrico crítico y la saturación
de la velocidad entra en juego es constante y es aproximada por Eq. (3.38). De la ecuación (3.35),
se puede observar que esta suposición es razonable para valores mayores de VGT (>> ξcL).

(34)
Una vez que se alcanza 𝑉𝐷𝑆𝐴𝑇 , la corriente se satura abruptamente. El valor para 𝐼𝐷𝑆𝐴𝑇 en ese punto se
puede derivar taponando el voltaje de saturación en la ecuación actual para la región resistiva (Ec. (21)).

(35)
Gráficos de corriente de drenaje contra voltaje
El comportamiento del transistor MOS en las diferentes regiones de operación se comprende mejor
analizando sus curvas 𝐼𝐷 − 𝑉𝐷𝑆 , que grafican 𝐼𝐷 versus 𝑉𝐷𝑆 con 𝑉𝐺𝑆 como parámetro. La Figura 3.19 muestra
estos gráficos para dos transistores NMOS.

Figura 17.Características I-V de transistores NMOS de canal largo y corto en una tecnología CMOS de
0.25 μm. La relación (W / L) de ambos transistores es idéntica y es igual a 1,5

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Figura 18.Característica ID-VGS del transistor NMOS para dispositivos de canal largo y corto
(tecnología CMOS de 0,25 μm). W / L = 1.5 para ambos transistores y VDS = 2.5 V.

Todas las ecuaciones derivadas también son válidas para el transistor PMOS. La única diferencia es que
para los dispositivos PMOS, las polaridades de todos los voltajes y corrientes se invierten. Esto se ilustra
en la Figura 3.19, que traza las características ID-VDS de un transistor PMOS.

Figura 19.Características I-V de (Wd = 0.375 μm, Ld = 0.25 μm) transistor PMOS en un proceso CMOS
de 0.25 μm. Debido a la menor movilidad, la corriente máxima es solo el 42% de lo que se logra con un
transistor NMOS similar.

Conducción Subliminal
Una inspección más cercana de las curvas ID-VGS de la Figura 3.20 revela que la corriente no cae
abruptamente a 0 en VGS = VT. Resulta evidente que el transistor MOS ya está conduciendo parcialmente
para tensiones por debajo del voltaje umbral. Este efecto se llama conducción subumbral o de inversión
débil.
Para estudiar este efecto con algo más de detalle, volvemos a dibujar la curva ID frente a VGS de la figura
3.20b en una escala logarítmica, como se muestra en la figura 3.22. Esto confirma que la corriente no cae
a cero inmediatamente para VGS <VT, sino que en realidad se desintegra de manera exponencial, similar
al funcionamiento de un transistor bipolar.

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Figura 20.corriente de ID versus VGS (en escala logarítmica), que muestra la característica exponencial
de la región subumbral.

(36)
En la mayoría de las aplicaciones digitales, la presencia de una corriente subumbral es indeseable, ya que
desvirtúa el comportamiento ideal tipo interruptor que nos gusta asumir para el transistor MOS.
Preferiríamos tener la caída de corriente lo más rápido posible una vez que la tensión de la fuente de la
compuerta caiga por debajo de VT. La velocidad (inversa) de disminución de la corriente con respecto a
VGS por debajo de VT por lo tanto es una medida de calidad de un dispositivo. A menudo se cuantifica
por el factor de pendiente S, que mide por cuánto VGS tiene que reducirse para que la corriente de drenaje
caiga en un factor de 10. De la ecuación. (3.36), encontramos

(37)
con S se expresa en mV / década. Para un transistor ideal con la atenuación más nítida posible, n = 1 y (kT
/ q) ln (10) evalúa a 60 mV / década a temperatura ambiente, lo que significa que la corriente subumbral
disminuye en un factor de 10 para una reducción en VGS de 60 Mv.
En resumen - Modelos para análisis manual
Resulta que las expresiones de primer orden, derivadas anteriormente en el capítulo, se pueden combinar
en una única expresión que cumple estos objetivos. El modelo presenta el transistor como una única
fuente de corriente (Figura 3.23), cuyo valor se da definido en la Figura

Figura 3.23 Un modelo de MOS unificado para el análisis manual

Datos de diseño - Modelo de transistores para análisis manual
La Tabla 3.2 tabula los valores de los parámetros obtenidos para el NMOS de tamaño mínimo y un
dispositivo PMOS de tamaño similar en nuestro proceso CMOS genérico de 0.25 μm. Estos valores se
usarán como parámetros genéricos del modelo en capítulos posteriores.

El modelo de fuente actual presentado resultará ser muy útil en el análisis de las propiedades y métricas
básicas de una puerta digital simple, sin embargo, su no linealidad lo hace intratable para cualquier cosa

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que sea algo más compleja. Por lo tanto, presentamos un modelo aún más simplificado que tiene la ventaja
de ser lineal y directo. Se basa en la suposición subyacente en la mayoría de los diseños digitales de que el
transistor no es más que un interruptor con una resistencia infinita, y un Ron con resistencia finita.

Figura 21. Transistor NMOS modelado como un interruptor

El problema principal con este modelo es que 𝑅𝑜𝑛 sigue siendo variante en el tiempo, no lineal y depende
del punto de operación del transistor. Cuando se estudian circuitos digitales en modo transitorio, lo que
significa que cambian entre diferentes estados lógicos, es atractivo suponer que Ron es una resistencia
constante y lineal 𝑅𝑒𝑞 , elegida de modo que el resultado final sea similar al que se obtendría con el transistor
original.

(38)

Figura 22. Resistencia simulada equivalente de un transistor NMOS de tamaño mínimo en un proceso
CMOS de 0.25 μm como función de VDD (VGS = VDD, VDS = VDD → VDD / 2)

Comportamiento dinámico
La respuesta dinámica de un transistor MOSFET es una función exclusiva del tiempo que toma (des) cargar
las capacidades parásitas que son intrínsecas al dispositivo, y la capacitancia adicional introducida por las
líneas de interconexión. Una comprensión profunda de la naturaleza y el comportamiento de estas
capacidades intrínsecas es esencial para el diseñador de circuitos integrados digitales de alta calidad. Se
originan a partir de tres fuentes: la estructura MOS básica, la carga del canal y las regiones de agotamiento
de las uniones pn sesgadas en sentido inverso de drenaje y fuente.
Capacidades de estructura MOS
La compuerta del transistor MOS está aislada del canal de conducción por el óxido de compuerta que
tiene una capacitancia por unidad de área igual a 𝐶𝑜𝑥 = 𝜀𝑜𝑥 /𝑡𝑜𝑥 . El valor total de esta capacitancia se
denomina capacidad de compuerta Cg y se puede descomponer en dos elementos, cada uno con un
comportamiento diferente.
Considere la estructura del transistor de la Figura 3.28, tanto la fuente como el drenaje tienden a
extenderse algo por debajo del óxido en una cantidad xd, llamada difusión lateral. Por lo tanto, el canal
efectivo del transistor L se vuelve más corto que la longitud dibujada Ld (o la longitud para la que se
diseñó originalmente el transistor) por un factor de ΔL = 2xd. También da lugar a una capacitancia
parásita entre la puerta y la fuente (drenaje) que se denomina capacitancia de superposición. Esta
capacitancia es estrictamente lineal y tiene un valor fijo

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Figura 23. Capacidades de superposición de MOSFET.

Capacitancia del canal

Tal vez el elemento más importante del circuito parásito MOS, la capacidad 𝐶𝐺𝐶 de la puerta a canal varía
tanto en magnitud como en su división en tres componentes 𝐶𝐺𝐶𝑆 , 𝐶𝐺𝐶𝐷 𝑦 𝐶𝐺𝐶𝐵 (que es la puerta a la
fuente, la puerta al desagüe y capacidades de compuerta a cuerpo, respectivamente). Esta distribución
variable se explica mejor con los diagramas simples de la Figura 3.29. Cuando el transistor está en corte
(a), no existe ningún canal, y la capacitancia total 𝐶𝐺𝐶 aparece entre la puerta y el cuerpo. En la región
resistiva (b), se forma una capa de inversión, que actúa como un conductor entre la fuente y el drenaje. En
consecuencia, 𝐶𝐺𝐶𝐵 = 0 como el electrodo del cuerpo está protegido de la puerta por el canal. La simetría
dicta que la capacitancia se distribuye de manera uniforme entre la fuente y el drenaje. Finalmente, en el
modo de saturación (c), el canal se pellizca. La capacitancia entre la compuerta y el drenaje es
aproximadamente cero, y también lo es la capacitancia del cuerpo de compuerta. Toda la capacitancia,
por lo tanto, es entre puerta y fuente.

Figura 24. La capacitancia de puerta a canal y cómo la región de operación influye es la distribución
sobre los otros tres terminales del dispositivo

Figura 25. Distribución de la capacitancia de canal de puerta como una función de VGS y VDS (de
[Dally98]).

Una vez que el transistor está encendido, la distribución de su capacitancia de puerta depende del grado
de saturación, medido por la relación VDS / (VGS-VT). Como se ilustra en la figura 3.30b, el CGCD se
reduce gradualmente a 0 para aumentar los niveles de saturación, mientras que CGCS aumenta a 2/3
CoxWL. Esto también significa que la capacidad total de la puerta es cada vez menor con un mayor nivel
de saturación.

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De lo anterior, queda claro que los componentes de la capacitancia de la compuerta son no lineales y
varían con los voltajes operativos. Para hacer posible un análisis de primer orden, usaremos un modelo
simplificado con un valor de capacitancia constante en cada región de operación en el resto del texto. Los
valores asumidos se resumen en la Tabla 3.4.
Tabla 3.4 Distribución promedio de la capacitancia del canal del transistor MOS para diferentes regiones
de operación

Capacidades de unión
Un componente capacitivo final es contribuido por el cuerpo de origen inverso y las uniones pn del
cuerpo de drenaje. La capacitancia de la región de agotamiento no es lineal y disminuye cuando se
produce el sesgo inverso como se discutió anteriormente. La imagen detallada, que se muestra en la
Figura 3.32, muestra que la unión consta de dos componentes:

Figura 26. Simulando la capacitancia de la puerta de un transistor MOS; (a) configuración de circuito
utilizada para el análisis, (b) diagrama de capacitancia resultante para transistor NMOS de tamaño
mínimo en tecnología de 0.25 μm.

Modelo de dispositivo capacitivo

Todas las contribuciones anteriores se pueden combinar en un solo modelo capacitivo para el transistor
MOS, que se muestra en la figura 3.33. Sus componentes se identifican fácilmente sobre la base de las
discusiones precedentes.

Figura 27.Modelo de capacitancia del mosfet

(39)
Resistencia de drenaje de fuente
El rendimiento de un circuito CMOS puede verse afectado por otro conjunto de elementos parásitos,
siendo las resistencias en serie con las regiones de drenaje y fuente, como se muestra en la Figura 3.34a.
Este efecto se vuelve más pronunciado cuando los transistores se reducen, ya que esto conduce a uniones
más superficiales y las aberturas de contacto más pequeñas se vuelven más pequeñas. La resistencia de la
región de drenaje (fuente) puede expresarse como

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(40)
con RC la resistencia de contacto, W el ancho del transistor, y LS, D la longitud de la fuente o región de
drenaje (Figura 3.34b). Ro es la resistencia de la lámina por cuadrado de la difusión de fuente de drenaje,
y oscila entre 20 y 100 Ω / o.

Figura 28. Resistencia de drenaje y fuente de la serie.

Variaciones de umbral
Eq. (3.19) establece que el voltaje umbral es solo una función de la tecnología de fabricación y el sesgo del
cuerpo aplicado VSB. Por lo tanto, el umbral puede considerarse como una constante en todos los
transistores NMOS (PMOS) en un diseño. A medida que se reducen las dimensiones del dispositivo, este
modelo se vuelve impreciso y el potencial umbral se convierte en una función de L, W y VDS. Los efectos
bidimensionales de segundo orden que eran ignorables para los dispositivos de canal largo de repente se
vuelven significativos.
En la derivación tradicional del VTO, VT0 disminuye con L para dispositivos de canal corto (Figura 3.35a).
Se puede obtener un efecto similar elevando el voltaje de la fuente de drenaje (a granel), ya que esto aumenta
el ancho de la región de agotamiento de la unión de drenaje. En consecuencia, el umbral disminuye al
aumentar VDS. Este efecto, llamado disminución de la barrera inducida por el drenaje, o DIBL, hace que
el potencial umbral sea una función de los voltajes operativos (Figura 3.35b). Para valores suficientemente
altos de la tensión de drenaje, las regiones de fuente y de drenaje pueden incluso acortarse entre sí, y la
operación normal del transistor deja de existir. El fuerte aumento de la corriente que resulta de este efecto,
que se denomina perforación, puede causar daños permanentes al dispositivo y debe evitarse. El punzonado
establece, por lo tanto, un límite superior en la tensión de la fuente de drenaje del transistor.
Efectos de portadora caliente
Además de variar en un diseño, los voltajes de umbral en los dispositivos de canal corto también tienen la
tendencia a la deriva con el tiempo. Este es el resultado del efecto portador caliente. En las últimas
décadas, las dimensiones del dispositivo se han reducido continuamente, mientras que la fuente de
alimentación y los voltajes operativos permanecen constantes. El aumento resultante en la intensidad del
campo eléctrico provoca una velocidad creciente de los electrones, que puede dejar el silicio y el túnel en
el óxido de la compuerta al alcanzar un nivel de energía suficientemente alto. Los electrones atrapados en
el óxido cambian la tensión umbral, generalmente aumentando los umbrales de los dispositivos NMOS,
mientras que disminuyen la VT de los transistores PMOS. Para que un electrón se caliente, se necesita un
campo eléctrico de al menos 10^4 V / cm. Esta condición se cumple fácilmente en dispositivos con

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longitudes de canal de aproximadamente 1 μm.

Figura 29. Los efectos de portadora caliente hacen que las características I-V de un transistor NMOS se
degraden del uso extensivo (de [McGaughy98]).

CMOS Latchup
La tecnología MOS contiene una serie de transistores bipolares intrínsecos. Estos son especialmente
problemáticos en los procesos CMOS, donde la combinación de pozos y sustratos da como resultado la
formación de estructuras parasitarias de n-p-n-p. Disparar estos dispositivos tipo tiristor conduce a un
cortocircuito entre las líneas VDD y VSS, lo que generalmente resulta en una destrucción del chip, o en el
mejor de los casos, una falla del sistema que solo puede resolverse con el apagado.

Figura 30. CMOS conexión

A partir del análisis anterior, el mensaje para el diseñador es claro: para evitar el latchup, las resistencias
Rnwell y Rpsubs deberían minimizarse. Esto se puede lograr proporcionando numerosos contactos de pozo
y sustrato, colocados cerca de las conexiones de fuente de los dispositivos NMOS / PMOS.
Una palabra sobre las variaciones del proceso
Las discusiones anteriores han supuesto que un dispositivo está adecuadamente modelado por un solo
conjunto de parámetros. En realidad, los parámetros de un transistor varían de oblea a oblea, o incluso entre
transistores en la misma matriz, dependiendo de la posición. Esta distribución aleatoria observada entre
dispositivos supuestamente idénticos es principalmente el resultado de dos factores:
1. Variaciones en los parámetros del proceso, tales como densidades de concentración de impurezas,
espesores de óxido y profundidades de difusión causadas por condiciones no uniformes durante la
deposición y / o la difusión de las impurezas. Esto da como resultado valores divergentes para
resistencias de lámina y parámetros de transistor tales como el voltaje umbral.

Perspectiva: Escalado de tecnología

Las aplicaciones que ayer se consideraban inverosímiles ya están olvidadas. Detrás de esta revolución están
los avances en la tecnología de fabricación de dispositivos que permiten una reducción constante del tamaño
mínimo de las características, como la longitud mínima del canal del transistor que se puede realizar en un
chip. Para ilustrar este punto, se traza Figura 3.39 la evolución de las dimensiones mínimas (promedio) del
dispositivo a partir de la década de 1960 y proyectándose en el siglo XXI. Se observa una tasa de reducción
de aproximadamente 13% por año, reduciendo a la mitad cada 5 años.

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Figura 31.Evolución de la longitud mínima (media) del canal de los transistores MOS a lo largo del tiempo.
Los puntos representan valores observados o proyectados (2000 y posteriores). La línea continua
representa un escenario de escala que reduce la característica mínima con un factor 2 cada 5 años.

Full Scaling (Escalado de campo eléctrico constante)

En este modelo ideal, los voltajes y las dimensiones se escalan por el mismo factor S. El objetivo es
mantener los patrones del campo eléctrico en el dispositivo a escala idénticos a los del dispositivo original.
Mantener constantes los campos eléctricos garantiza la integridad física del dispositivo y evita averías u
otros efectos secundarios. Esta escala conduce a una mayor densidad del dispositivo (Área), un mayor
rendimiento (Retardo intrínseco) y un consumo de energía reducido (P). Los efectos de la escala completa
en el dispositivo y los parámetros del circuito se resumen en la tercera columna de la Tabla 3.8.

Escalado de voltaje fijo

En realidad, la escala completa no es una opción factible. En primer lugar, para mantener los dispositivos
nuevos compatibles con los componentes existentes, los voltajes no se pueden escalar arbitrariamente.
Tener que proporcionar múltiples voltajes de suministro aumenta considerablemente el costo de un sistema.
Como resultado, los voltajes no se han reducido junto con el tamaño de las características, y los diseñadores
se adhieren a estándares bien definidos para voltajes de suministro y niveles de señal. Como se ilustra en la
Figura 3.40, 5 V fue el estándar de facto para todos los componentes digitales hasta principios de la década
de 1990, y se siguió un modelo de escala de voltaje fijo.

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Figura 32. Evolución de la tensión de alimentación mínima y máxima en los circuitos integrados digitales
en función del tamaño de la característica. Todos los valores de 0,15 micras y menos se proyectan.

Escalado general
Observamos en la figura 32 que los voltajes de suministro, mientras se mueven hacia abajo, no están
escalando tan rápido como la tecnología. Por ejemplo, para la tecnología de escalado de 0.5 μm a 0.1 μm,
la tensión de alimentación máxima solo se reduce de 5 V a 1.5 V. Esta partida está motivada por la siguiente
argumentación:
• Algunos de los voltajes intrínsecos del dispositivo, como la banda prohibida de silicio y el potencial de
unión incorporado, son parámetros del material y no se pueden escalar.
• El potencial de escala del voltaje de umbral del transistor es limitado. Hacer el umbral demasiado bajo
hace que sea difícil apagar el dispositivo por completo. Esto se ve agravado por la gran variación del proceso
del valor del umbral, incluso en la misma oblea.
Por lo tanto, se necesita un modelo de escala más general, donde las dimensiones y los voltajes se escalan
de forma independiente. Este modelo de escala general se muestra en la cuarta columna de la Tabla 3.8.
Aquí, las dimensiones del dispositivo son escaladas por un factor S, mientras que las tensiones se reducen
por un factor U.

4. Dificultades encontradas

La compresión de tema y la traducción del idioma.

5. Bibliografía
file:///D:/libros%20info%20adic/Digital%20Integrated%20Circuits%20(2nd%20Edition).pdf de
Rabay.

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