I.

HASIL DAN ANALISIS

Code 1 Code AND gate
Pada modul ini kita akan melakukan 2 percobaan , pertama
kita akan membuktikan gerbang logika AND dan yang kedua Ini adalah code gerbang logika AND gate , dimana code ini
mengoprasikan BCD-to-7-segment untuk menunjukkan angka menggunakan bahasa VHDL. Sebelum di ‘Genarate
yang kita inginkan. Configuration’ lakukan terlebih dahulu ‘Implementasi Design’.
A. Percobaan 3A : Membuat Rangkaian Sederhana
Tabel Kebenaran AND
Percobaan ini mensimulasikan gerbang logika AND
dengan 2 inputan. Dimana hasil gerbang logikanya dilihat SW 1 SW 2 LED
dari lampu LED yang menyala dan inputannya adalah 0 0 0
switch atau push button. 0 1 0
1 0 0
1 1 1

Tabel 1 Tabel kebenaran AND

Ini adalah tabel kebenaran gerbang logika AND, jadi saat kita
melakukan praktikum, kita dapat mencocokkan apakah
hasilnya sama dengan tabel ini atau tidak, jika tidak sama maka
percobaan kita salah.

Gambar 11 Schematik AND gate

Dapat dilihat dari gambar schematic bahwa nantinya akan

terdapat 2 inputtan yang akan masukk pada gerbang logika
tersebut, dimana inputtannya dari switch atau push button
tersebut.

Gambar 13 Implementation

Pada bagian ini ada bagian dimana menginisialisasikan PIN

untuk tiap tiap inputtan.

Ini adalah kit Xilinx yang kita gunakan untuk

Gambar 12 Code AND gate
library IEEE; use IEEE.STD_LOGIC_1164.ALL;
mengimplementasikan gerbang logika AND tadi, dimana saat
kita menekan hanya salah satu switch, maka LED tidak akan
menyala. Lalu saat ditekan kedua-duanyan atau diberikan
input 1 dan 1, maka LED akan menyala ,bila tetap tidak
menyala berarti rangkaian kita salah.
B. Percobaan3B : Implementasi BCD-to-7-segment

entity RAngkaianGerbangAnd is Dengan menggunakan simulasi Functional, kita dapat

menguji kebenaran dari persamaan logika (SOP/POS) yang
Port ( a : in STD_LOGIC; kita implementasikan seperti tabel kebenaran berikut:

b : in STD_LOGIC; TABEL KEBENARAN BCD-to-7-segment

c : out STD_LOGIC); D3 D2 D1 D0 A B C D E F G

end RAngkaianGerbangAnd;

architecture Behavioral of RAngkaianGerbangAnd is begin

 0 0 0 0 1 1 1 1 1 1 0 TUJUH, DELAPAN dan SEMBILAN dalam
0 0 0 1 0 1 1 0 0 0 0 STD_LOGIC_VECTOR dengan array 4 (3 DOWNTO 0).
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
1 0 1 0 Ø Ø Ø Ø Ø Ø Ø
1 0 1 1 Ø Ø Ø Ø Ø Ø Ø
1 1 0 0 Ø Ø Ø Ø Ø Ø Ø
1 1 0 1 Ø Ø Ø Ø Ø Ø Ø
1 1 1 0 Ø Ø Ø Ø Ø Ø Ø
1 1 1 1 Ø Ø Ø Ø Ø Ø Ø
Tabel 2 tabel kebenaran BCD Gambar 16 Code VHDL

Tabel ini dapat menjadi panduan kita untuk membuat

angka apa yang akan ditampilkan pada BCD-t0-7-segment. Code ini adalah kondisionla dari output BCD dimana
dipengaruhi oleh input switch, contoh:

 Case NOL→SW = ‘0000’ →bcd = ‘0000001’

nol diatas menandakan HIGH jadi yang nyalah
adalah a,b,c,d,e,f

 Case SATU→SW = ‘0001’ →bcd = ‘1001111’

nol diatas menandakan HIGH jadi yang nyalah
Gambar 13 BCD-to-7-segment adalah b dan c

Buatlah rangkaian berikut pada project Board dan

Xilinx. Lalu dengan bahasa VHDL kita gunakan untuk
medesain gerbang logika AND.

Gambar 14 Code VHDL

Maksud dari code ini adalah mendeklarasikan

variable input (SW) dengan array sebanyak 4 (3 DOWNTO
0) dan output (BDC) dengan array 8 (7 DOWNTO 0).

Gambar 15 Code VHDL

Maksud dari code ini adalah persamaan untuk variable

NOL , SATU , DUA, TIGA , EMPAT , LIMA , ENAM ,