UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, Decana de América)

FACULTAD DE INGENIERIA ELECTRÓNICA Y ELÉCTRICA

INFORME Nº1

CURSO: LABORATORIO DE MICROELECTRÓNICA

ALUMNO: TESÉN ROMERO, MIGUEL JESÚS

CÓDIGO: 14190027

DOCENTE: RUBÉN ALARCÓN MATUTTI

HORARIO: LUNES 14-16

2018
 CUESTIONARIO

1. Presentar en laboratorio el LAYOUT del inversor realizado por Ud.

Considerar para el layout el esquema de la Fig. A y Fig. B del diagrama de
barras (STICK). Tratar de conseguir un layout de dimensiones mínimas.
Mostrar y describir las vistas de corte 2D y 3D.

LAYOUT DEL INVERSOR

Gráfica de la simulación:

Corte en 2D:
 Corte en 3D:

Se puede apreciar que ambos cortes dan aspectos similares, con un margen de error
debido a la diagonal trazada para el corte en 2D. Para el corte en 3D se realizó un ligero
acercamiento. Las capas metálicas añadidas en el polysilicio y en la unión de canales P y
M son por las que se introduce la señal de entrada y por dará la salida, respectivamente.

2. Para el LAYOUT del inversor (muestre el procedimiento empleado) :

- Hallar la frecuencia MÁXIMA de operación
- El área ocupada del layout

a) Para la frecuencia máxima, tomamos como referencia los períodos que se muestran
en la gráfica de la simulación. Se requieren 8ps para cambiar de 1 a 0 y 18ps para
cambiar de 0 a 1.

𝑇 = 18𝑝𝑠
1 1
𝑓𝑀Á𝑋 = = = 55.5 𝐺𝐻𝑧
𝑇 18𝑝

b) Para el área ocupada, hacemos clic en el ícono “Measure distance” y medimos el largo
y ancho del área ocupada por el layout. De la imagen de la pregunta 1:

Largo: 85 
Ancho: 83 
Á𝑟𝑒𝑎 = 85 × 83 = 70552
 = 0.125μm
Á𝑟𝑒𝑎 = 7055 × (0.125𝜇𝑚)2 = 110.2343(𝜇𝑚)2
3. Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la
descripción CIF (Caltech Intermediate Form) del inversor. En cada caso,
establecer las reglas principales de sintaxis y describir sus contenidos.

i. En base al archivo (*.cir) y usando la vista del Layout del inversor,

mediante líneas punteadas indique las dimensiones L,W, identifique las
capacidades parásitas hacia GND desde los nodos (G,D,S) y sus valores
respectivos.

CIRCUIT C:\Users\USER\Documents\INVERSOR.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 0.50N 0.05N 0.05N 0.50N 1.10N)
*
* List of nodes
* "Vout" corresponds to n°4
* "Vin" corresponds to n°6
*
* MOS devices
MN1 0 6 4 0 TN W= 3.75U L= 0.50U
MP1 4 6 1 1 TP W= 3.50U L= 0.50U
*
C2 1 0 4.204fF
C3 1 0 1.426fF
C4 4 0 3.997fF
C6 6 0 1.835fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

CAPACIDAD PARÁSITA EN LA ENTRADA (C6)

CAPACIDAD PARÁSITA EN
LA SALIDA (C4)
CAPACIDADES
PARÁSITAS C1 Y C2

PARÁMETROS L, W
DEL CANAL P

PARÁMETROS L, W
DEL CANAL N
ii. En base al archivo (*.cif) y usando la vista del Layout de su
inversor, mediante líneas punteadas identifique los valores de
coordenadas (X, Y) que definan las capas de polisilicio, difusiones,
contactos y metal.

( File : "C:\Users\USER\Documents\INVERSOR.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 22/04/2018,9:38:12 p. m.)
DS 1 1 1;
9 topcell;
L 1;
P 10375,3125 15500,3125 15500,7500 10375,7500;
L 19;
P 8600,2100 8900,2100 8900,2400 8600,2400;
P 12975,-150 13275,-150 13275,150 12975,150;
P 12975,-1900 13275,-1900 13275,-1600 12975,-1600;
P 13100,4225 13400,4225 13400,4525 13100,4525;
P 13100,6100 13400,6100 13400,6400 13100,6400;
L 13;
P 9625,-1125 17375,-1125 17375,-625 9625,-625;
P 9625,5250 17625,5250 17625,5750 9625,5750;
P 8250,-1625 9625,-1625 9625,6125 8250,6125;
L 23;
P 14000,1625 15625,1625 15625,2500 14000,2500;
P 7375,1500 9250,1500 9250,3000 7375,3000;
P 12625,-500 14000,-500 14000,5000 12625,5000;
P 12625,5875 13875,5875 13875,7875 12625,7875;
P 12500,-2125 16625,-2125 16625,-1250 12500,-1250;
L 2;
P 11250,-2250 15000,-2250 15000,-1125 11250,-1125;
P 11250,-1125 15000,-1125 15000,-625 11250,-625;
P 11250,-625 15000,-625 15000,500 11250,500;
P 11250,5750 14750,5750 14750,6625 11250,6625;
P 11250,4000 14750,4000 14750,5250 11250,5250;
P 11250,5250 14750,5250 14750,5750 11250,5750;
L 16;
P 11000,-2500 15250,-2500 15250,-875 11000,-875;
P 11000,-1375 15250,-1375 15250,-375 11000,-375;
P 11000,-875 15250,-875 15250,750 11000,750;
L 17;
P 11000,5500 15000,5500 15000,6875 11000,6875;
P 11000,3750 15000,3750 15000,5500 11000,5500;
P 11000,5000 15000,5000 15000,6000 11000,6000;
L 60;
94 Vss 16125,-1625;
94 Vdd 13000,7625;
94 Vdd 15000,4250;
94 Vin 7625,2375;
94 Vout 15250,2250;
DF;
C 1;
E
4. Presentar en laboratorio el LAYOUT de la puerta NAND, hacer su
diagrama de barras (STICK). Tratar de conseguir un Layout de
dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.

LAYOUT del NAND

Gráfica de la simulación:

Diagrama STICK:
Corte en 2D:

Corte en 3D:

El corte en 2D se realizó trazando una diagonal de izquierda a derecha tratando de agarrar la

mayor cantidad de componentes posibles. En el corte 3D se pueden apreciar las capas metálicas
en las 2 barras de polisilicio y en la unión de los canales P y N que muestran por donde ingresan
las señales A y B, y por donde sale el resultado de la operación, respectivamente.