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Universidad Tecnológica del Perú

Circuitos Lógicos Secuenciales

Laboratorio Calificado N°1

Alumnos : - Anthony Zegarra


-Silvana

Codigo :
2017-2
Escuela de Electrónica

Laboratorio Calificado N°1

1) Implementar el circuito de la Figura 1 y con las señales de estímulo de la figura 2 ,


utilizando el Quartus II.

Figura 1 Circuito a implementar

En la creación del proyecto seleccionar la FPGA:

Family : CYCLONE IV E

Device : EP4CE22F17C6

En la figura 2 se puede ver las señales de estímulo, a utilizarse en la simulación del circuito de la
figura 1. Considerar un periodo de reloj (CLK) de 50ns.

Figura 2 Señales estimulo

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Escuela de Electrónica

A) Realizar la simulación funcional y dibujar la señal de salida.

B) Realizar la simulación de tiempos y dibujar la señal de salida.

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Escuela de Electrónica
C) Analice la gráficas de la simulación funcional y de tiempos y determine si existen
diferencias. Y si las hay, determine el ¿Por qué no son iguales en ese caso?

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D) Determinar el retardo de propagación del Flip Flop JK. Dar el valor en ns(nanosegundos).

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