Hernandez García Luis Angel Tarea 04

Universidad Nacional Autónoma de México

Facultad de Ingeniería
Ingeniería en Computación
Diseño Digital VLSI
Fecha de entrega: 17/09/2018

Obtener la máquina de estados finito a partir del siguiente circuito

Del circuito observamos que las entradas se encuentran representadas por las
etiquetas A3, A2, A1 y A0 y las salidas con las etiquetas B1 y B2.

Las ecuaciones que representan al estado siguiente y a las salidas son las
siguientes:

Ecs. De estado siguiente.

𝑆′2 = 𝑆2 𝐴3 𝐴0 + 𝑆0 ̅̅̅
𝐴2 𝐴1 𝐴0
𝑆′1 = 𝑆1 𝑋𝑂𝑅 𝐴3
𝑆′0 = (𝑆0 + 𝐴1 )(𝑆2 + ̅̅̅
𝐴2 )

Ecs. De salida.

𝐵1 = 𝑆2 𝑋𝑂𝑅 𝑆1
𝐵2 = 𝑆1 𝑆̅0
Tabla de transición (estado siguiente).

Estado Actual Entradas Estado Siguiente

S2 S1 S0 A3 A2 A1 A0 S'2 S'1 S'0
0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 1 0 0 1
0 0 0 0 1 0 0 0 0 0
0 0 0 0 1 0 1 0 0 0
0 0 0 0 1 1 0 0 0 0
0 0 0 0 1 1 1 0 0 0
0 0 0 1 0 0 0 0 1 0
0 0 0 1 0 0 1 0 1 0
0 0 0 1 0 1 0 0 1 1
0 0 0 1 0 1 1 0 1 1
0 0 0 1 1 0 0 0 1 0
0 0 0 1 1 0 1 0 1 0
0 0 0 1 1 1 0 0 1 0
0 0 0 1 1 1 1 0 1 0
0 0 1 0 0 0 0 0 0 1
0 0 1 0 0 0 1 0 0 1
0 0 1 0 0 1 0 0 0 1
0 0 1 0 0 1 1 1 0 1
0 0 1 0 1 0 0 0 0 0
0 0 1 0 1 0 1 0 0 0
0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 1 0 0 0
0 0 1 1 0 0 0 0 1 1
0 0 1 1 0 0 1 0 1 1
0 0 1 1 0 1 0 0 1 1
0 0 1 1 0 1 1 1 1 1
0 0 1 1 1 0 0 0 1 0
0 0 1 1 1 0 1 0 1 0
0 0 1 1 1 1 0 0 1 0
0 0 1 1 1 1 1 0 1 0
0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 1 0 1 0
0 1 0 0 0 1 0 0 1 1
0 1 0 0 0 1 1 0 1 1
0 1 0 0 1 0 0 0 1 0
0 1 0 0 1 0 1 0 1 0
0 1 0 0 1 1 0 0 1 0
0 1 0 0 1 1 1 0 1 0
0 1 0 1 0 0 0 0 0 0
0 1 0 1 0 0 1 0 0 0
0 1 0 1 0 1 0 0 0 1
0 1 0 1 0 1 1 0 0 1
0 1 0 1 1 0 0 0 0 0
0 1 0 1 1 0 1 0 0 0
0 1 0 1 1 1 0 0 0 0
0 1 0 1 1 1 1 0 0 0
0 1 1 0 0 0 0 0 1 1
0 1 1 0 0 0 1 0 1 1
0 1 1 0 0 1 0 0 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 0 1 0 0 0 1 0
0 1 1 0 1 0 1 0 1 0
0 1 1 0 1 1 0 0 1 0
0 1 1 0 1 1 1 0 1 0
0 1 1 1 0 0 0 0 0 1
0 1 1 1 0 0 1 0 0 1
0 1 1 1 0 1 0 0 0 1
0 1 1 1 0 1 1 1 0 1
0 1 1 1 1 0 0 0 0 0
0 1 1 1 1 0 1 0 0 0
0 1 1 1 1 1 0 0 0 0
0 1 1 1 1 1 1 0 0 0
1 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 1 0 0 0
1 0 0 0 0 1 0 0 0 1
1 0 0 0 0 1 1 0 0 1
1 0 0 0 1 0 0 0 0 0
1 0 0 0 1 0 1 0 0 0
1 0 0 0 1 1 0 0 0 1
1 0 0 0 1 1 1 0 0 1
1 0 0 1 0 0 0 0 1 0
1 0 0 1 0 0 1 1 1 0
1 0 0 1 0 1 0 0 1 1
1 0 0 1 0 1 1 1 1 1
1 0 0 1 1 0 0 0 1 0
1 0 0 1 1 0 1 1 1 0
1 0 0 1 1 1 0 0 1 1
1 0 0 1 1 1 1 1 1 1
1 0 1 0 0 0 0 0 0 1
1 0 1 0 0 0 1 0 0 1
1 0 1 0 0 1 0 0 0 1
1 0 1 0 0 1 1 1 0 1
1 0 1 0 1 0 0 0 0 1
1 0 1 0 1 0 1 0 0 1
1 0 1 0 1 1 0 0 0 1
1 0 1 0 1 1 1 0 0 1
1 0 1 1 0 0 0 0 1 1
1 0 1 1 0 0 1 1 1 1
1 0 1 1 0 1 0 0 1 1
1 0 1 1 0 1 1 1 1 1
1 0 1 1 1 0 0 0 1 1
1 0 1 1 1 0 1 1 1 1
1 0 1 1 1 1 0 0 1 1
1 0 1 1 1 1 1 1 1 1
1 1 0 0 0 0 0 0 1 0
1 1 0 0 0 0 1 0 1 0
1 1 0 0 0 1 0 0 1 1
1 1 0 0 0 1 1 0 1 1
1 1 0 0 1 0 0 0 1 0
1 1 0 0 1 0 1 0 1 0
1 1 0 0 1 1 0 0 1 1
1 1 0 0 1 1 1 0 1 1
1 1 0 1 0 0 0 0 0 0
1 1 0 1 0 0 1 1 0 0
1 1 0 1 0 1 0 0 0 1
1 1 0 1 0 1 1 1 0 1
1 1 0 1 1 0 0 0 0 0
1 1 0 1 1 0 1 1 0 0
1 1 0 1 1 1 0 0 0 1
1 1 0 1 1 1 1 1 0 1
1 1 1 0 0 0 0 0 1 1
1 1 1 0 0 0 1 0 1 1
1 1 1 0 0 1 0 0 1 1
1 1 1 0 0 1 1 1 1 1
1 1 1 0 1 0 0 0 1 1
1 1 1 0 1 0 1 0 1 1
1 1 1 0 1 1 0 0 1 1
 1 1 1 0 1 1 1 0 1 1
1 1 1 1 0 0 0 0 0 1
1 1 1 1 0 0 1 1 0 1
1 1 1 1 0 1 0 0 0 1
1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 0 0 0 0 1
1 1 1 1 1 0 1 1 0 1
1 1 1 1 1 1 0 0 0 1
1 1 1 1 1 1 1 1 0 1

Tabla de salidas

Estado Actual Salida

S2 S1 S0 B1 B0
0 0 0 0 0
0 0 1 0 0
0 1 0 1 1
0 1 1 1 0
1 0 0 1 0
1 0 1 1 0
1 1 0 0 1
1 1 1 0 0

De la tabla se puede ver que es posible acceder a casi todos los estados; en total
quedan 6. Solo se puede acceder al estado 100 a partir del estado 110 y viceversa,
por lo que estos estados se encuentran aislados. Los restantes se renombrarán de
la siguiente forma:

000 → S0
001 → S1
010 → S2
011 → S3
101 → S5
111 → S7

Las tablas con los estados renombrados quedan de la siguiente manera:

Estado Entradas Estado

Actual A3 A2 A1 A0 Siguiente
S0 0 0 0 0 S0
S0 0 0 0 1 S0
S0 0 0 1 0 S1
S0 0 0 1 1 S1
S0 0 1 0 0 S0
S0 0 1 0 1 S0
S0 0 1 1 0 S0
S0 0 1 1 1 S0
S0 1 0 0 0 S2
S0 1 0 0 1 S2
S0 1 0 1 0 S3
S0 1 0 1 1 S3
S0 1 1 0 0 S2
S0 1 1 0 1 S2
S0 1 1 1 0 S2
S0 1 1 1 1 S2
S1 0 0 0 0 S1
S1 0 0 0 1 S1
S1 0 0 1 0 S1
S1 0 0 1 1 S5
S1 0 1 0 0 S0
S1 0 1 0 1 S0
S1 0 1 1 0 S0
S1 0 1 1 1 S0
S1 1 0 0 0 S3
S1 1 0 0 1 S3
S1 1 0 1 0 S3
S1 1 0 1 1 S7
S1 1 1 0 0 S2
S1 1 1 0 1 S2
S1 1 1 1 0 S2
S1 1 1 1 1 S2
S2 0 0 0 0 S2
S2 0 0 0 1 S2
S2 0 0 1 0 S3
S2 0 0 1 1 S3
S2 0 1 0 0 S2
S2 0 1 0 1 S2
S2 0 1 1 0 S2
S2 0 1 1 1 S2
S2 1 0 0 0 S0
S2 1 0 0 1 S0
S2 1 0 1 0 S1
S2 1 0 1 1 S1
S2 1 1 0 0 S0
S2 1 1 0 1 S0
S2 1 1 1 0 S0
S2 1 1 1 1 S0
S3 0 0 0 0 S3
S3 0 0 0 1 S3
S3 0 0 1 0 S3
S3 0 0 1 1 S7
S3 0 1 0 0 S2
S3 0 1 0 1 S2
S3 0 1 1 0 S2
S3 0 1 1 1 S2
S3 1 0 0 0 S1
S3 1 0 0 1 S1
S3 1 0 1 0 S1
S3 1 0 1 1 S5
S3 1 1 0 0 S0
S3 1 1 0 1 S0
S3 1 1 1 0 S0
S3 1 1 1 1 S0
S5 0 0 0 0 S1
S5 0 0 0 1 S1
S5 0 0 1 0 S1
S5 0 0 1 1 S5
S5 0 1 0 0 S1
S5 0 1 0 1 S1
S5 0 1 1 0 S1
S5 0 1 1 1 S1
S5 1 0 0 0 S3
S5 1 0 0 1 S7
S5 1 0 1 0 S3
S5 1 0 1 1 S7
S5 1 1 0 0 S3
S5 1 1 0 1 S7
S5 1 1 1 0 S3
S5 1 1 1 1 S7
S7 0 0 0 0 S3
S7 0 0 0 1 S3
S7 0 0 1 0 S3
S7 0 0 1 1 S7
S7 0 1 0 0 S3
 S7 0 1 0 1 S3
S7 0 1 1 0 S3
S7 0 1 1 1 S3
S7 1 0 0 0 S1
S7 1 0 0 1 S5
S7 1 0 1 0 S1
S7 1 0 1 1 S5
S7 1 1 0 0 S1
S7 1 1 0 1 S5
S7 1 1 1 0 S1
S7 1 1 1 1 S5

Estado Salida
Actual B1 B0
S0 0 0
S1 0 0
S2 1 1
S3 1 0
S5 1 0
S7 0 0

Los estados hacen la transición a otros tomando las combinaciones de las diferentes
entradas A3, A2, A1 y A0. Cada estado tiene su propia salida por lo cual, para cada
diferente secuencia de bits de entrada se tendrá una salida dependiendo del estado
anterior en el que se haya encontrado. El diagrama de estados se muestra en la
siguiente página.