De La Microelectrónica A La Nanoelectronica PDF

Apartado Postal 89000, Caracas 1080, Venezuela
fgarcia@ieee.org http://fjgsrs.googlepages.com
De la Microelectrónica
a la Nanoelectrónica:
una
una visión
visión evolutiva
evolutiva de
de los
los
dispositivos
dispositivos electrónicos
electrónicos
Dr.
Dr. Francisco
Francisco J.
J. García
García Sánchez
Sánchez
Profesor
Profesor Emérito
Emérito de
de la
la Universidad
Universidad Simón
Simón Bolívar
Bolívar
IEEE-EDS
IEEE-EDS Distinguished
Distinguished Lecturer
Lecturer
F.J. García Sánchez Primer Seminario en Nanoelectrónica y Diseño Avanzado , INAOE, Puebla, México, 12-14 Sept. 2007
CONTENIDO:
Retrospectiva
hist órica
histórica
Tendencias
Tendencias
Visión del
Visión
futuro
La base tecnológica de la actual
sociedad de la información es la
Microelectrónica:
Millones de transistores integrados en
microchips ⇒ Circuitos Integrados (CIs)
• El CI es el artefacto
más complejo que el
ser humano haya
fabricado jamás,
• y constituye el
mayor triunfo de la
Ingeniería.
Un siglo de progreso
Idea del MOSFET CMOS Single-crystal
MOSFET
de inversión SOI MOSFET
Fabrication
SOI
of MOSFET
Idea del MOSFET
400
Ley de Moore
4
Idea of IC SOI de
MESFET 65nm
Triodo BJT µprocesador
SOI
1900 1910 1920 1930 1940 1950 1960 1970 1980 1990 2000 2010
Año
1958: Primer Circuito
1961: Primer CI Integrado
“Planar” en producción
¡ hace medio
siglo !
2006: Dual-Core
Intel Itanium
1971: Primera generación de LSI
Intel 4004
2.300 1.700.000.000
transistores transistores
Tamaños actuales
Oblea de Silicio
de 300mm de MOSFET
diámetro
De
F.J. García Sánchez
lo inmenso a lo diminuto
diminut o
Primer Seminario en Nanoelectrónica y Diseño Avanzado , INAOE, Puebla, México, 12-14 Sept. 2007
Esto ya es Nanoelectrónica
La industria de semiconductores es la verdadera
pionera de la Nanotecnología !!!
La cuarta parte
del tamaño de un
virus de Influenza
15nm
NMOS
transistor.
2.63THz@
0.8V
Ref: Intel
Evolución de la microelectrónica:
Históricamente la cantidad de
transistores por chip se ha
duplicado aproximadamente cada
18 a 24 meses =
Ley de Moore,
como consecuencia de la continua
disminución del tamaño de los
transistores (otra forma de Ley de Moore).
1965 = Primera proyección
de la densidad de los Circuitos Integrados
Ley de
MOORE
Ref: Gordon E. Moore, Electronics, vol. 38, n. 8, April 19th, 1965

Cantidad de transistores
por chip: (de
(de los
los microprocesadores
microprocesadores de
de Intel)
Intel)
1971: 4004 2.300

1975: 8080 4.500
1978: 8086 29.000
1982: 80286 90.000
1985: 386 229.000
1989: 486 1.200.000
1993: Pentium 3.100.000
1995: PentiumPro 5.500.000
2000: Pentium 4 42.000.000
2006: Dual-Core Itanium 1.700.000.000
Evolución de la cantidad
de transistores por chip …
Ley de MOORE
… debido a la disminución
Ref: Intel
del tamaño de los transistores
µm nm
¿Dónde empieza la Nanoelectrónica?

La escala nanométrica
Ref: Office of Basic Energy Science, US Department of Energy

Miniaturizando el MOSFET:
La miniaturización se ha venido realizando hasta
ahora sobre MOSFETs convencionales cuyas
características típicas son:
1. Transistores:
a. planares del tipo “bulk”
b. SOI (“Silicon-On-Insulator”) parcialmente
depletados (PD)
2. Canal de Silicio (100) dopado
3. Dieléctrico de compuerta basado en SiO2
4. Electrodo de compuerta de polisilicio
altamente dopado.
Ref: N. Barin, et al, Analysis of Scaling Strategies for Sub-30nm Double-Gate
SOI N-MOSFETs, IEEE Trans. Nanotechnology, Vol. 6, pp. 421-430, July 2007
Miniaturizando el MOSFET:
“constant-field scaling” y “generalized field scaling”
α es el factor de escalamiento de las dimensiones, y
E = V/α es el campo eléctrico normalizado.
Ref: W. Haensch, et al, Silicon CMOS devices beyond scaling, IBM Journal of
Research and Development, vol. 50, n.4/5, pp. 339-362, 2006.
La Miniaturización ha posibilitado :
Aumento de la velocidad.
Aumento de la densidad de
funciones.
Disminución del costo por
función.
Varias expresiones de la Ley de Moore

Relación entre
velocidad y consumo
Potencia (W)
(W Velocidad (MHz)
Ref: Intel
… a pesar de la
disminución del voltaje de alimentación
Así ha evolucionado
la capacidad de cómputo
Ref: Ray
Kurzweil and
Kurzweil
Technologies,
Inc.
Y así ha tenido que evolucionar
la cantidad de parámetros de los
modelos “compactos” de los dispositivos
Ref: J.J. Liou, F. Schwierz, Solid-State Electronics, 47, pp. 1881–1895, 2003
¿El efecto más importante
de la miniaturización?
Ref: WSTS/Dataquest
Consecuencia: Evolución del
mercado mundial de semiconductores
En Miles de Millones de $
Distribución del mercado
¿Existen límites?
Cada día se hace más dificil mantener la
tendencia de miniaturización tipo
“top-down” debido a limitaciones físicas y
tecnológicas fundamentales, así como a
diversas limitaciones económicas.
Según el “International Technology

Roadmap of Semiconductors” (ITRS),
la longitud física de la compuerta de
los MOSFETs de alta performancia
alcanzará dimensiones inferiores a los
10 nm a partir de 2016.
¿Existen límites?
Actualmente la miniaturización parece estar
alcanzado un nivel tal que resulta difícil
seguir disminuyendo mucho más el tamaño
de los transistores
Algunos aspectos limitantes:
el tamaño en sí
la velocidad
el consumo de potencia
la complejidad de fabricación
el costo de la tecnología
¿Estaremos llegado al fin de la Ley de Moore?
… todavía no, pero
la Ley de Moore tal como la
entendemos hoy día
sí está llegando a su fin
La miniaturización de los transistores
convencionales alcazará su límite
aproximadamente dentro de una década.
⇒ La “Ley” de Moore no era tal ley, sino una
regla temporal aplicable a una tecnología
específica: la fabricación de microcircuitos
monolíticos mediante fotolitografía
convencional.
Hoy día, y por primera vez desde
1965, resulta muy difícil, o hasta
imposible, predecir el desarrollo
de la industria mucho más allá de
la próxima década
(nodo tecnológico de 22nm).
Sin embargo, podemos considerar

posibles tendencias:
Por el momento… (10 a 15 años)
continuará la miniaturización de
la tecnología convencional del
MOSFET actual hasta su límite
(22nm ó 15nm?), mediante el
desarrollo de nuevos materiales
(óxidos, metales, otros) y estructuras (3D
MOSFETs), y la utilización de litografía

avanzada (inmersión, EUV, etc)
¿Qué vendrá después
de que la miniaturización
convencional alcance su límite?
A nivel de dispositivo:
nuevos dispositivos no convencionales
A nivel tecnológico:
autoensamblaje
A nivel sistémico:
más desarrollo de arquitecturas
avanzadas (¿multiparalelismo?)
más desarrollo y nuevos tipos de
software
m ás
más m ás que
más
Moore Moore
((“More
“More Moore ”)
Moore”) ((“More
“More than Moore”)
Moore”)
después de CMOS
(“Beyond CMOS”)
miniaturización diversificación
(“More Moore”)
funcional
(“More than Moore”)
integración heterogénea
non-charge-based devices
(spin, quantum physics, molecular approaches)
(“Beyond CMOS”)
más miniaturización mediante…
el desarrollo de nuevos
dispositivos no convencionales
que no estén basados en el flujo
masivo de electrones, y que
puedan construirse de “abajo
hacia arriba”, preferiblemente
mediante autoensamblaje:
¿Electrónica molecular?
Biología, Química Orgánica
Visión del futuro:
Visión
Más
miniaturización
Mayor
integración
Más diversidad
“SIA World Semiconductor
Forecast 2007-2010”
Evolución y proyección de la
distribución geográfica del mercado
de dispositivos semiconductores
Miles de Millones de $
“Nodos tecnológicos del
MOSFET”
Oportunidades:
Nuevos materiales
Nuevas estructuras
Nuevos métodos de
fabricación
Nuevos dispositivos
Disminución
del tamaño de los transistores
Ejemplos:
Cabello,
Glóbulo Rojo,
(100nm)
(10nm)
Los adelantos tecnológicos
hacen que las predicciones mismas evolucionen
Evolución de las proyecciones
del espesor (equivalente)
(equivalente) del óxido de la compuerta
Ref: IBM J. Res. And Dev.
Proyecciones recientes de
la cantidad de transistores por chip
(Area=400mm22)
Miles de Millones
Año
Ref: ITRS - 2007
Tendencias de funciones
por chip (por tipo de producto) (ITRS 2005)
Tendencias de las
dimensiones (por tipo de producto) ITRS 2005
Proyecciones de velocidad
y de corriente de fuga
Fuente: ITRS
(LSTP=bajo consumo High perf.=alto rendimiento)
Evolución de la relación
entre Potencia Activa y Pasiva
en función de las dimensiones
Ref: Intel
Prolongando
la Ley de
MOORE
(más) Nanoelectrónica
(pero la nanotecnolog ía es algo
nanotecnología
m ás que simple miniaturizaci
más ón)
miniaturización)
Proyección de la capacidad de cómputo
Crecimiento exponencial de la computación
Fuente: Ray
Kurzweil and
Kurzweil
Technologies,
Inc.
Año
Proyección de la capacidad
de supercómputo
Fuente: Ray
Kurzweil and
Kurzweil
Technologies,
Inc. Año
Proyección de la frecuencia
Ref: F. Schwierz a, J.J. Liou, RF transistors: Recent developments and roadmap toward terahertz
applications, Solid-State Electronics , vol. 51, pp.1079–1091, 2007.
Una clasificación de los
dispositivos electrónicos
Estado
Estado Sólido
Sólido Moleculares
Moleculares
CMOS
CMOS Cuánticos
Cuánticos
Nano
Nano Carbo-
Carbo- Puntos
Puntos Resonant
Resonant Transistores
Transistores
CMOS
CMOS Nanotubos
Nanotubos Cuántic.
Cuántic. Tunnelling
Tunnelling un
(CNFETs)
(CNFETs) un Solo
Solo
Diodes
Diodes Electrón
Electrón
(RTDs)
(RTDs) (SETs)
(SETs)
Cuánticos
Cuánticos Electromecánicos
Electromecánicos Fotoactivos
Fotoactivos Electroquímicos
Electroquímicos
Potencial de escalamiento
Tipos de MOSFET: (a) Bulk

(b) FDSOI;
(c) FD double-gate device.
Ref: D. J. Frank, et al, ‘‘Device Scaling Limits of Si MOSFETs and Their
Application Dependencies,’’ Proc. IEEE 89, 259–288 (2001).
Evolución de los tipos de estructuras
(esquemática) de MOSFETs
(a) = Clásico (b) = cuerpo ultradelgado (UTB)

(c) = Doble Compuerta (DG) (d) = de aleta (FinFet)
Algunas estructuras
MOSFET emergentes
Ref: ITRS
“Strain Engineering”
1% biaxially strained bulk Si
Ref: D.A. Antoniadis, et al, IBM J.

Research and Development, vol. 50, Ref: Rim, et al, IBM
n.4/5, pp. 363-376, 2006.
Algunos ejemplos de
MOSFETs nanométricos emergentes
FET planar de 10nm

Tri-Gate FET
QWFET
carbonanotubo
nanoalambre
MOSFETs con
compuertas independientes (MIGFETs)
Multiple Independent Gate MOSFET
Ref: Freescale Semiconductor, 2006 Espesor 40nm, altura 150nm

Transistor
Transistor de
de Efecto
Efecto de
de
Campo
Campo tipo
tipo “Aleta”
“Aleta”
FinFET simétrico
Ref: IBM
Combinación de FinFETs
y MOSFETs planares convencionales
Ref: Freescale Semiconductor

Surge un nuevo problema:
Aumento de la resistividad al disminuir el
espesor de las interconexiones metálicas
Aumenta la corriente
de fuga al disminuir el espesor del
aislante de las compuertas
Ref: S. Mukhopadhyay, et al, Estimation of gate-to-channel tunneling current in

ultra-thin oxide sub-50nm double gate devices, Microelectronics Journal (2007), in
press.
Para reducir la
corriente de fuga en las compuertas
⇒ reemplazar el SiO2 por aislantes
más gruesos y de
mayor permitividad que el SiO2
Materiales dieléctricos de
alta permitividad (high “k”)
Ejemplo práctico para
reducir la corriente de fuga por tuneleo en la
compuerta
usando Óxido de Hafnio
Otro problema:
Aumento de la capacitancia entre
interconexiones
⇒ usar aislantes de baja permitividad
Ref: Intel
Capacitancia entre
interconexiones multinivel
Para reducir la
capacitancia
entre líneas se
empieza a usar
aislantes de
menor
permitividad (k)
que el SiO2
(k=3,9).
…y por qué no utilizar
“vacío”
Para reducir la
capacitancia
entre líneas IBM
ha comenzado
a utilizar
tecnología
“air-gap”
(k=1)
Ref: IBM
Más integración: 3D ICs
Ref: A. Keigler, et al, Enabling 3-D Design, Semiconductor International, 8/1/2007

3D ICs
(a) 3-D silicon structures types, (b) fine-pitch die-to-die wafer post-to-pad joining
method, (c) die-to-die stacking with TSVs (through-silicon via) can be combined
with the post-to-pad joining.
Ref: A. Keigler, et al, Enabling 3-D Design, Semiconductor International, 8/1/2007
Integración sistémica
3D de alto nivel
“System-On-Chip” (SOC)
“System-In-Package” (SIP)
“Package-on-Package” (POP)
Ref: STMicroelectronics
A WLAN SiP
Courtesy: Agere Systems A 0.8-mm-thick four-high DRAM
package-on-package (PoP) stack.
(Ref: Tessera Inc.)
Más integración 3D
Paquete multichip
de 384GB de
memoria, fabricado
por Hinix
Semiconductor
1,4 mm
(Corea) está formado
por 24 chips, cada
uno con 16GB de
memoria flash tipo
NAND. Ref: The Korean Times: Biz/Finance - 05 Sept. 2007
Resumen de principales
adelantos recientes en IBM (1997-2007)
Ref: IBM
Para cuando los MOSFETs
convencionales ya no se puedan reducir
más, existen otras posibles alternativas
más exóticas, como por ejemplo:
Los Transistores de Efecto de
Campo (FET) fabricados con
Nano Tubos de Carbono o
Carbonanotubos (CNT) podrían
llegar a sobrepasar en desempeño
a los transistores de silicio
actuales (…?)
(Se dice que serían capaces de operar a frecuencias del
12 Hz)
orden de los THz = 1012
Nuevos materiales
Carbonanotubos…
¿Qué son los carbonanotubos?
Grafeno doblado sobre sí mismo
Carbonanotubos
Carbonanotubo
Carbonanotubo monolámina
monolámina Carbonanotubo multil ámina
multilámina
Diámetro= 0.35 - 2 nm Diámetro= 3 - 50 nm
Espacio interlaminar: ~0.34 nm

(similar al espacio interlaminar
Longitud: 1~100 µm del grafito)
Carbonanotubos
Zig-zag
Brazo de silla
espiral
Transistor de Efecto de Campo (FET)
usando Carbonanotubo (CNT)
Otro Transistor CNTFET
Ref: IBM
Una compuerta lógica CNTFET
Ref: IBM
Circuito Integrado
con 12 CNTFETs (oscilador de anillo)
Longitud del CNT
=18nm
Diámetro del CNT
=1nm
Ref: IBM (2006)

Nuevos materiales
Grafeno
Imágen de Microscopio
de Fuerza Atómica de
nanolámina de carbono
monoatómico (3x3µm).
Nótese que el grafeno
parece como una tela
de seda sobre una
superficie, con
dobleces, pliegues, y
arrugas.
Ref: Mesoscopic Physics Group, Prof. Geim – Univ. of Manchester
Nuevos materiales
Transistor FET “Planar” de Grafeno
Tamaño = 80nm
Ref: Georgia Institute of

Technology (2006)
Nuevos materiales
Grafeno
Otro posible uso

del grafeno:
como
interconexión
conductora. “graphene nanoribbon
interfaced with gold contacts”
Ref: P. Shemella, at al, Energy gaps in zero-dimensional graphene
nanoribbons, Appl. Phys. Lett. 91, 042101 (July 23, 2007)
Otros nuevos materiales
Transistor de nanoalambre de Silicio

diámetro = 10nm
Ref: Samsung (2006)
LED infrarrojo con
nanoalambre de Nitruro de Indio
sobre Silicio
diámetro = 100nm
longitud = 10µm Ref: IBM Research (2007)
TFT transparente con
nanoalambres de Óxido de Estaño
(dopados con Ta)
Ref: Fully Transparent Thin-Film Transistor Devices Based on SnO2

Nanowires, E.N. Dattoli, et al, Nano Lett., 7 (8), 2463 -2469, 2007.
Silicon nanodots (SiNDs)
Imágen TEM de un SiND SiNDs ensamblados sobre

cristalino cubierto con nanoelectrodos
una capa fina de SiO2
Ref: H. Mizuta, S. Oda, Bottom-up approach to silicon nanoelectronics,
Microelectronics Journal (2007), in press, doi:10.1016/
Spintronics
“Spin Transport Electronics”
Es una alternativa radical a
la electrónica basada en
cargas eléctricas, que
promete la posibilidad de
realizar operaciones lógicas
con un consumo de energía
mucho menor.
World's first Silicon spin transport device:
a Silicon spin field-effect transistor (spinFET),
University of Delaware & Cambridge
NanoTech, Inc., Mass., US.
Ref: B. Huang, D.J. Monsma, I. Appelbaum, Experimental realization of a silicon

spin field-effect transistor, Appl. Phys. Lett. 91, 072501 (2007)
Spintronics
Proyecciones para memorias tipo MRAM y SMT-MRAM, comparadas a las
de memorias semiconductoras convencionales:
MRAM=“Magnetic Random Access Memory”

SMT- MRAM =“Spin Momentum Transfer-Magnetic Random Access Memory”
MRAM & SMT-MRAM: proyeciones.
Otros datos: del International Technology Roadmap for Semiconductors (ITRS).
Ref: S. A. Wolf, A. Y. Chtchelkanova, D. M. Treger, Spintronics-A retrospective and perspective, IBM

Journal of Research and Development, vol. 50, n.1, p. 101, 2006.
Nuevos conceptos de
Un ejemplo: TCNL Nanolitografía
“Thermochemical
Nanolithography”,
actualmente en desarrollo en el
Georgia Institute of Technology,
utiliza un microscopio de fuerza
atómica (AFM) para inducir por
calentamiento una reacción
química en una película de
polímero depositada sobre la
superficie de Silicio. La
velocidad de mm por segundo,
es ya cercana a la requerida
para aplicaciones comerciales.
Ref: Georgia Tech. (2007).
Moléculas orgánicas
Existe gran interés en esta novedosa
tecnología ya que se ha demostrado que
es posible construir nanostructuras de
manera precisamente controlada
utilizando autoensamblaje de estas
moléculas.
Esta tecnología “bottom-up” pudiera en
el futuro superar los problemas
inherentes a la actual tecnología
“top-down” del silicio.
Conmutación molecular
Investigadores de IBM han
descubierto un material
molecular que puede ser
conmutado, abriendo la
posibilidad de crear circuitos
lógicos.
Imágenes STM de
la molécula
“naphthalocyanine”
en los estados "on"
y "off" .
Ref: IBM Zurich Research Laboratory (30/08/2007).
El desarrollo de la
nanoelectr ónica impone
nanoelectrónica
nuevas tareas:
Entender la conducci
conducción ón electr ónica
electrónica
a nivel atómico (cu
atómico ántico).
(cuántico)
Formular nuevas teor ías y modelos
teorías modelos..
Crear nuevas ttécnicas
écnicas de an álisis y
análisis
simulaci ón.
simulación.
Desarrollar nuevas herramientas de
software (tipo ““NEGF-NEMO”)
NEGF-NEMO”).
Introducir estas nuevas ideas en la
formaci ón acad
formación émica.
académica.
Conclusiones:
La miniaturización de los dispositivos convencionales tipo
CMOS llegará pronto a su fin (10~15 años), al aproximarse a
las dimensiones interatómicas (Límite último).
10 2
10 1 Fuente: Hiroshi Iwai, TIT, Japan

MP
10 0 U Lg
Ju
Tamaño (µm)
nc
10 -1 tio
nd
ep
Ga th
10 -2 te 10 nm λ del electrón
oxi
d et 3 nm Tuneleo directo en SiO2
10 -3 hic
k ne 0.3 nm Distancia entre átomos
ss
10 -4
10 -5 Límite
1970 1990 2010 2030 2050 último
F.J. García Sánchez Año
Primer Seminario en Nanoelectrónica y Diseño Avanzado , INAOE, Puebla, México, 12-14 Sept. 2007
Conclusiones:
La LEY de MOORE no muere, sólo
cambia la forma en la que continúa
Ref: Intel
Conclusiones:
Los dispositivos MOSFET de Silicio más
avanzados (al llegar al límite de la
miniaturización) probablemente tendrán:
Cuerpos ultradelgados (< 5nm) sin dopaje
Cuerpos de Si/SiGe (“Strain Engineering”)
Compuertas múltiples (3 Dimensiones)
Longitud de canal ~ 10nm
Óxido de compuerta multicapa de alto “k”
Compuertas de metal (W, Mo, Ru, Ta, etc)
Óxido aislante de bajo “k” (airgap, poroso, etc)
Interconexiones de grafeno o CNTs
Conclusiones:
La tendencia general de la Ley de Moore referente a:
Mayor densidad de dispositivos (> 1099)
Mayor velocidad
Mayor cantidad de funciones por CI
Menor costo
continuará mediante otros adelantos tales como:
¾ Mayor integración (dispositivos
(dispositivos 3D
3D ++ integración
integración heterogenea)
heterogenea)
¾ “System-On-Chip” (SOC)
¾ “System-In-Pakage” (SIP)
¾ Procesamiento paralelo, “multicore”
¾ Nuevas interconexiones (grafeno o CNTs)
¾ Nuevos materiales (aislantes,
(aislantes, semiconductores,
semiconductores, conductores)
conductores)
¾ Nuevos dispositivos (reemplazar el CMOS para 2020)
¾ Litografía avanzada (inmersión, EUV, etc.)
Conclusiones:
También continuará el desarrollo de
muchos otros tipos de dispositivos
para ser utilizados en nuevas
aplicaciones, por ejemplo:
Integración heterogenea (InSb,
InGaAs, etc, sobre Si)
Impresión de CIs (“inkjet”)
Transisores poliméricos
Displays planos flexibles
Sensores integrados
etc
Conclusiones:
Otros materiales, como los semiconductores
orgánicos son candidatos prometedores
para aplicaciones especiales.
Ref: IBM
…pero, hay que recordar:
The Futility of Predicting Applications
(Kroemer’s Lemma of New Technology)
“The principal applications of any

sufficiently new and innovative
technology always have
been – and will continue to be –
applications created by that
technology.”
Ref: Herbert Kroemer, ECE Department and Materials Department,
University of California, Santa Barbara, CA 93106, USA
Algunas fuentes informativas:
““Nano-whatever:
Nano-whatever: Do
Do we
we really
really know
know where
where we
we are
are heading?” Herbert
heading?” Herbert Kroemer,
Kroemer,
Phys.
Phys. Stat.
Stat. Sol.
Sol. (a
(a)) 202,
202, No.
No. 6,
6, pp.
pp. 957 –964, 2005.
957–964, 2005.
““Silicon
Silicon CMOS
CMOS devices
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scaling,” ” W.
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Molecular logic
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A. Ptasanna
Ptasanna De De Silva,
Silva, S.S. Uchiyama,
Uchiyama, NatureNature
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electronics,” ” John
John Robertson,
Robertson, Materialstoday
Materialstoday,, Vol. Vol. 10,
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36-43, -February 2007.
January-February 2007.
"Challenges
"Challenges for for Semiconductor
Semiconductor Spintronics,"
Spintronics," DavidDavid D.D. Awschalom
Awschalom and and Michael
Michael
Flatt é, Nature
Flatté, Nature Physics
Physics,, vol.vol. 3,
3, p.
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““Spintronics-A
Spintronics-A retrospective
retrospective and and perspective,
perspective,” ” S.
S. A.
A. Wolf,
Wolf, A.A. Y.
Y. Chtchelkanova,
Chtchelkanova,
and
and D.D. M.
M. Treger,
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IBM Journal
Journal of of Res.
Res. and
and Develop.
Develop.,, vol.
vol. 50,
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n.1, p.
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2006.
Nano
Nano Letters,
Letters, http://pubs.acs.org/journals/nalefd/index.html
http://pubs.acs.org/journals/nalefd/index.html
Semiconductor
Semiconductor Research
Research Corporation
Corporation,, http://www.src.org
http://www.src.org
European
European Semiconductor
Semiconductor Industry Industry Association
Association,,
http://eeca.uniweb.be/index.php/esia_home/en
http://eeca.uniweb.be/index.php/esia_home/en
Semiconductor
Semiconductor Manufacturing
Manufacturing TechnologyTechnology association
association,,
http://www.sematech.org
http://www.sematech.org
International
International Technology
Technology Roadmap Roadmap for for Semiconductors
Semiconductors,, http://www.itrs.net
http://www.itrs.net
Moore's
Moore's Law Law at
at Intel
Intel,, http://www.intel.com/technology/mooreslaw/index.htm
http://www.intel.com/technology/mooreslaw/index.htm
Special
Special Issue
Issue onon Simulation
Simulation and and Modeling
Modeling of of Nanoelectronics
Nanoelectronics Devi ces, IEEE
Devices, IEEE
Transactions
Transactions on on Electron
Electron Devices
Devices,, Vol.Vol. 54,
54, n.n. 9,
9, Sept.
Sept. 2007.
2007.
Nano
Nano Science
Science andand Technology
Technology Institute
Institute’s’s NANOTECH
NANOTECH 2007 2007 Workshop
Workshop on on
Compact
Compact
F.J.
Modeling
Modeling,
García Sánchez
, http://www.nsti.org/Nanotech2007/WCM2007
Primerhttp://www.nsti.org/Nanotech2007/WCM2007
Seminario en Nanoelectrónica y Diseño Avanzado , INAOE, Puebla, México, 12-14 Sept. 2007
FIN de la plática
Gracias por su gentil atención
The Institute of Electrical and Electronics Engineers
Las opiniones emitidas son responsabilidad del autor, y no necesariamente

representan o comprometen las opiniones de la USB, la EDS, o el IEEE.
Los productos mencionados lo han sido sólo a título ilustrativo, sin que se
pretenda
F.J. promover
García Sánchez oSeminario
Primer recomendar su uso.y Diseño Avanzado , INAOE, Puebla, México, 12-14 Sept. 2007
en Nanoelectrónica

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Apartado Postal 89000, Caracas 1080, Venezuela

Ref: Gordon E. Moore, Electronics, vol. 38, n. 8, April 19th, 1965

1971: 4004 2.300

¿Dónde empieza la Nanoelectrónica?

Ref: Office of Basic Energy Science, US Department of Energy

Varias expresiones de la Ley de Moore

Según el “International Technology

Sin embargo, podemos considerar

MOSFETs), y la utilización de litografía

Ref: IBM J. Res. And Dev.

Tipos de MOSFET: (a) Bulk

(a) = Clásico (b) = cuerpo ultradelgado (UTB)

1% biaxially strained bulk Si

Ref: D.A. Antoniadis, et al, IBM J.

FET planar de 10nm

Multiple Independent Gate MOSFET

Ref: Freescale Semiconductor, 2006 Espesor 40nm, altura 150nm

Ref: Freescale Semiconductor

Ref: S. Mukhopadhyay, et al, Estimation of gate-to-channel tunneling current in

Ref: A. Keigler, et al, Enabling 3-D Design, Semiconductor International, 8/1/2007

Diámetro= 0.35 - 2 nm Diámetro= 3 - 50 nm

Espacio interlaminar: ~0.34 nm

Ref: IBM (2006)

Ref: Georgia Institute of

Otro posible uso

Transistor de nanoalambre de Silicio

Ref: Samsung (2006)

Ref: Fully Transparent Thin-Film Transistor Devices Based on SnO2

Imágen TEM de un SiND SiNDs ensamblados sobre

Ref: B. Huang, D.J. Monsma, I. Appelbaum, Experimental realization of a silicon

MRAM=“Magnetic Random Access Memory”

Ref: S. A. Wolf, A. Y. Chtchelkanova, D. M. Treger, Spintronics-A retrospective and perspective, IBM

10 1 Fuente: Hiroshi Iwai, TIT, Japan

“The principal applications of any

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