SISTEMAS DIGITALES I

ACTIVIDAD # 13
CAPÍTULO DEL CURSO: PRINCIPIOS DE DISEÑO LÓGICO SECUENCIAL

OBJETIVOS DE APRENDIZAJE:
• Diseñar flip-flops activados por nivel, con base en una celda binaria.
• Aplicar un procedimiento de conversión de un tipo de flip-flop a otro tipo.

DURACIÓN: 120 minutos

MATERIALES Y HERRAMIENTAS:
- Ejercicios realizados en las sesiones de clase
- Hojas de datos de los circuitos integrados MSI

MARCO TEÓRICO:

CIRCUITOS LOGICOS SECUENCIALES

Los circuitos lógicos considerados hasta ahora han sido circuitos combinacionales,
cuyos niveles de salida, en cualquier instante de tiempo, dependen de los niveles
presentes en las entradas en ese momento. Cualquier condición previa de nivel de
entrada no tiene ningún efecto sobre las salidas actuales porque los circuitos
lógicos combinacionales no tienen memoria.

La mayoría de los sistemas digitales consisten en circuitos combinacionales y

elementos de memoria. La parte combinatoria acepta señales lógicas de entradas
externas y de las salidas de los elementos de memoria.

El circuito combinacional opera sobre estas entradas para producir salidas, algunas
de las cuales se utilizan para determinar los valores binarios que se van a
almacenar en los elementos de memoria.

Las salidas de algunos de los elementos de memoria, a su vez, van a las entradas
de puertas lógicas en los circuitos combinacionales. Las salidas de un sistema
digital son funciones tanto de sus entradas externas como de la información
almacenada en sus elementos de memoria.

El elemento de memoria más importante es el flip-flop, el cual está constituido por

un conjunto de puertas lógicas. Aunque una puerta lógica, por sí sola, no tiene
capacidad de almacenamiento, pueden conectarse varias puertas entre sí, de
manera que hagan la función de almacenar información. Se utilizan varios arreglos
de puerta diferentes para producir estos flip-flops (abreviado FF). Como un flip-flop
activado por nivel de la señal de reloj (la cual es una señal de sincronismo) tiene
como elemento básico en su configuración interna una celda binaria, a continuación
se revisará primero dicha celda.
Celda binaria de puertas NAND

El circuito de memoria más básico puede construirse a partir de dos puertas NAND
o dos puertas NOR. La versión de puertas NAND, llamada celda binaria, se muestra
en la Figura 1.a. Las dos puertas NAND están acopladas de forma cruzada de
manera que la salida de NAND-1 está conectada a una de las entradas de NAND-
2 y viceversa.

Las salidas de las puertas, denominadas Q y Q ̅ respectivamente, son las salidas de

enclavamiento. En condiciones normales, estas salidas siempre serán inversas
entre sí. Hay dos entradas a la celda binaria: SET es la entrada que pone Q en el
estado 1; y RESET es la entrada que restablece Q al estado 0.

Una representación alternativa es la figura 1.c, donde las entradas SET y RESET
están activas en LOW. La entrada SET se ajustará Q=1 cuando SET pase a LOW;
la entrada RESET se borrará Q=0 cuando RESET esté en LOW. Por esta razón, la
celda binaria NAND se dibuja a menudo utilizando la representación alternativa
para cada puerta NAND. Los círculos en las entradas, así como el etiquetado de
las señales, sirven para indicar el estado activo-BAJO de estas entradas.

a. b. c.
Fig.1 Celda binaria NAND

Celda binaria de puertas NOR

Se pueden usar dos compuertas NOR de acoplamiento cruzado como un cerrojo

de puerta NOR. La disposición se muestra en la Figura 2; es similar a la celda
̅ tienen posiciones invertidas.
binaria NAND, excepto que las salidas Q y Q

Fig.2 Celda binaria NOR

FLIP-FLOPS

Un circuito flip-flop puede mantener un estado binario indefinidamente (siempre y

cuando este alimentado el circuito) hasta que se cambie el estado debido al cambio
en una de las señales de entrada. La principal diferencia entre varios tipos de flip-
flops es el número de entradas que poseen y la manera en la cual las entradas
afectan el estado binario.

Los flip-flops son dispositivos biestables síncronos, es decir, las salidas no cambian
inmediatamente cuando se registra un cambio en sus entradas, sino por la señal
de reloj.

La lógica síncrona de los flip-flops se emplea en todos los sistemas digitales

avanzados (registros, contadores, memorias, etc.) y presenta varias ventajas
notables. La primera es que da un orden al proceso, puesto que toda transferencia
de información se realiza bajo el control de una señal de reloj. De esta manera se
evitan una serie de problemas, tales como oscilaciones parásitas, condiciones de
carrera, sensibilidad al ruido, estados ambiguos e indeseables, etc.

Señal de reloj:

Es un tren de pulsos eléctricos (L – H – L – H) a una determinada frecuencia. Se

utiliza para la sincronización de circuitos digitales, de tal manera que los cambios
de bits en el sistema ocurren al mismo tiempo. En su construcción, se utilizan
circuitos osciladores basados en integrados analógicos (555) o cristales de cuarzo.
Los flip-flops pueden activarse por nivel o por flanco de la señal de reloj.
• Entrada de activación por nivel (Normal)
Es una señal digital; en lógica positiva los niveles altos son “1” y los bajos son “0”.

Fig. 3 Tren de pulsos, entrada por nivel.

• Entrada de activación por flancos
Los flancos de voltaje son los cambios bruscos en la señal de entrada. Hay dos
tipos: flanco positivo (subida) y flanco negativo (bajada).
La entrada por flancos solo es verdadera (1) en el instante del flanco positivo de
reloj, el resto del tiempo es falsa (0). Lo contrario si es por flancos negativos.

Fig. 4 Tren de pulsos, entrada por flanco.

TIPOS DE FLIP FLOPS

Hay varios tipos de flip-flops, los cuales se usan comúnmente en el diseño de

circuitos secuenciales sincrónicos, incluyendo:
• Flip- flop RS.
• Flip-flop M-S
• Flip-flop D.
• Flip-flop T.
• Flip-flop JK.

FLIP – FLOP RS (Set – Reset)

El flip-flop se obtiene a partir de una celda binaria, controlando cada entrada a

través de una compuerta y disparando el sistema, mediante una señal de reloj (CP).

R Q
CP
S Q́

Fig. 5 Símbolo lógico del flip-flop SR.

S
Q

CP

Q´
R

Fig. 6 Diagrama lógico del flip-flop SR.

S R CP Q(t+1)
X X 0 Q(t)
0 0 1 Q(t)
0 1 1 0
1 0 1 1
1 1 1 *

Tabla 1 Tabla lógica del flip-flop SR.

donde:
X = condición de no importa.
Q(t+1) = estado siguiente.
Q(t) = estado presente.
 = estado indefinido.
La principal característica del flip-flop SR es que las salidas pueden cambiar como
respuesta a las entradas durante todo el tiempo que dure la señal de reloj en estado
alto ó 1 lógico. Por esta razón, se dice que el dispositivo es transparente, ya que
mira hacia los datos de entrada cuando la señal de reloj está en estado alto ó 1
lógico.

FLIP-FLOP M-S (Maestro/esclavo)

El flip-flop maestro/esclavo o M/S (master/slave) es una versión mejorada del flip-

flop SR. Este tipo de flip-flop almacena la información durante los periodos de
transición (flancos) de la señal de reloj y lo preservan durante los períodos estables.
Por tanto, los flip-flops maestro esclavo no son transparentes, ya que no operan
con el nivel de la señal de reloj, sino con uno de sus flancos. La información lograda
en una de las transiciones de la señal de reloj se mantiene hasta que ocurra,
nuevamente, otra transición similar.
Un flip-flop maestro/esclavo se obtiene conectando dos flip-flops SR en cascada.
Maestro Esclavo
R R Q R Q Q
CP CP CP
S S Q´ S Q´ Q´

Fig. 7 Flip-flop M/S.

S R CP Q(t+1)
0 0  Q(t)
0 1  0
1 0  1
1 1  
Tabla 2 Tabla lógica del flip-flop M/S.

donde:
X = condición de no importa.
Q(t+1) = estado siguiente.
Q(t) = estado presente.
 = estado indefinido.

FLIP-FLOP D (Data)

El flip-flop D se obtiene a partir de un flip-flop maestro/esclavo, conectando un

inversor entre las entradas S y R. El dato presente en la entrada D se transfiere a
la salida Q cuando se activa la señal de reloj. Esta característica lo hace muy útil
en memorias y registros de datos y de desplazamiento. En el flip-flop D no se
presentan estados prohibidos.

D R Q
C
P C
P
S Q́

Fig. 8 Construcción de un flip-flop D.

Como resultado de la inclusión del inversor, las entradas S y R siempre tendrán
estados opuestos. El disparo de un flip-flop tipo D se puede producir por nivel
(positivo o negativo) o por flancos (de subida o de bajada), dependiendo de su
diseño.

D Q
CP
Q́

Fig. 9 Diagrama lógico del flip-flop D disparado por flanco positivo (subida).

D CP Q(t+1)
0  0
1  1
Tabla 3 Tabla lógica del flip-flop D.
FLIP-FLOP T (Toggle)

El flip-flop T es un dispositivo biestable que permuta el estado de sus salidas cada

vez que recibe un pulso de reloj. Se obtiene a partir de un flip-flop M/S, básico
conectando la entrada S a la salida Q’ y la entrada R a la salida Q. Este circuito, en
particular, responde a los flancos de bajada de la señal de reloj.

S Q
Flip-Flop
CP M /S
R Q́

Fig. 10 Construcción de un flip-flop T.

La única entrada del circuito es la señal de reloj. La frecuencia de la señal de un
flip-flop T es la mitad de la frecuencia de la señal de reloj. Esta característica lo
hace útil para implementar contadores y otros circuitos digitales donde se requiere
la función de división de frecuencia.

Q
CP T
Q́

Fig. 11 Diagrama lógico del flip-flop T

Conectando varios flip-flops T en cascada se obtiene un divisor de frecuencia de
varias etapas.
T Q(t+1)
 Q(t+1)
 Q(t+1)
Tabla 4 Tabla lógica del flip-flop T
FLIP-FLOP JK

El J-K es un flip-flop con dos líneas de entrada de datos (J y K), una entrada de
reloj, dos entradas asíncronas (PRESET y CLEAR) y dos salidas complementarias
(Q y Q’). Las entradas J y K se pueden manipular para producir cualquier condición
de salida predecible. El J-K puede también operar como T o D y es el más popular
de todos los dispositivos biestables.
Un flip-flop J-K se obtiene a partir de un flip-flop maestro/esclavo, acoplando
mediante las puerta NAND, la salida Q’ a la entrada S y la salida Q a la entrada R.
Las entradas libres de las compuertas de acoplamiento se convierten en las líneas
de datos J y K del flip-flop.

J PR
S Q
CP M/S
R CLR Q´
K

Fig. 12 Construcción de un flip-flop JK

El flip-flop puede operar de dos modos: síncrono y asíncrono. En el primer caso el
estado de las salidas Q y Q’ depende de las entradas J y K y esta sincronizado con
la señal aplicada a la entrada del reloj. En el segundo, el estado de las salidas Q y
Q’ lo establecen las entradas PRESET y CLEAR.
PR

K Q
CP
J Q´

CLR
Fig. 13 Diagrama lógico del flip-flop JK.

Operación en modo asíncrono.

En este modo, el estado de las salidas Q y Q’ lo determinan las entradas PRESET

y CLEAR. La señal de reloj se encuentra inactiva.
Dependiendo de si las entradas PRESET y CLEAR son activas en bajo o activas
en alto, es como se comportará el flip-flop.
La entrada PRESET activada pone la salida Q en estado alto y Q’ en estado bajo.
La entrada CLEAR activada pone la salida Q en estado bajo y Q’ en estado alto.

PR CLR Q Q´
0 0 * *
0 1 1 0
1 0 0 1
1 1 Qo Qo

Tabla 5 Flip-flop JK con entradas PRESET y CLEAR activas en bajo.

donde:
Qo, Qo’= estados pasados.
* = estado indefinido.

PR CLR Q Q´
0 0 Qo Qo
 0 1 0 1
1 0 1 0
1 1 * *

Tabla 6 Flip-flop JK con entradas PRESET y CLEAR activas en alto.

donde:
Qo, Qo’= estados pasados.
* = estado indefinido.
La principal aplicación del modo asíncrono es inicializar las salidas de los flip-flops
en un estado conocido, o bien para cargar registros y contadores con cantidades
especificas antes de comenzar una nueva operación.

Operación en modo síncrono.

En este modo de operación, el estado de las salidas Q y Q’ dependen de las

entradas J y K y está sincronizado con la señal de reloj. Las entradas PRESET y
CLEAR están inactivas.
Las entradas síncronas, J y K, son normalmente activas en alto y determinan el
estado de salida resultante después de la aplicación de la señal de reloj.
Específicamente, un alto en la entrada J, con la entrada K en bajo, lleva la salida Q
al estado SET. Así mismo, un alto en la entrada K, con la entrada J en bajo, lleva
la salida Q al estado RESET.
Cuando las entradas J y K están en estado bajo y se aplica la señal de reloj, no
sucede nada, la salida Q y Q’ se mantienen en el estado en que se encontraban.
Se dice entonces, que el flip-flop esáa operando en el modo de retención (o hold
en inglés).
Cuando las entradas J y K están en estado alto y se aplica la señal de reloj, las
salidas Q y Q’ cambian de estado. Es decir, el flip-flop pasa del estado SET al de
RESET o viceversa. Se dice entonces, que el flip-flop está operando en el modo
basculante (toggle).

J K CP Q Q´
0 0  Qo Qo´
0 1  0 1
1 0  1 0
1 1  Qo´ Qo

Tabla 7 Flip-flop JK disparado por flanco de bajada.

J K CP Q Q´
0 0  Qo Qo´
0 1  0 1
1 0  1 0
1 1  Qo´ Qo

Tabla 8 Flip-flop JK disparado por flanco de subida.

donde:
Qo, Qo’ = estados pasados.
 Qo’, Qo = Toggle (se invierte el estado anterior)
El flip-flop J-K se emplea ampliamente en registros de almacenamiento, registros
de desplazamiento, contadores de pulsos, divisores de frecuencia y otras
aplicaciones secuenciales.

CONVERSIÓN DE FLIP FLOPS

Para la conversión de un flip-flop a otro, se tiene que diseñar primero un circuito

combinacional adicional a la entrada. Si se requiere un JK Flip Flop, las entradas
se dan al circuito combinacional y la salida del circuito combinacional se conecta a
las entradas del flip-flop real. De este modo, la salida del flip-flop real es la salida
del flip-flop requerido.

Flip Flop SR a Flip Flop JK

Las entradas J y K del flip flop JK se dan como entradas externas a S y R. Como
se muestra en el diagrama lógico de la figura 14, S y R serán las salidas del circuito
combinacional.

Fig. 14 Diagrama del circuito lógico de conversión de SR a JK.

Las tablas de verdad para la conversión del flip-flop se encuentra en la figura 15.
El estado actual está representado por Qp y Qp+1 es el siguiente estado que se
obtiene cuando se aplican las entradas J y K.
Para dos entradas J y K, habrá ocho combinaciones posibles. Para cada
combinación de J, K y Qp, se encuentran los estados Qp+1 correspondientes. Qp+1
indica simplemente los valores futuros que se obtendrán mediante el flip-flop JK
después del valor de Qp. La tabla se completa entonces escribiendo los valores de
S y R requeridos para obtener cada Qp+1 del Qp correspondiente. Es decir, se
escriben los valores de S y R que se requieren para cambiar el estado del flip-flop
de Qp a Qp+1.
 Fig. 15 Tabla de verdad de conversión SR-JK.

Fig. 16 Map de Karnaugh para S y R

Flip Flop JK a Flip Flop SR

Este será el proceso inverso de la conversión explicada anteriormente. S y R serán

las entradas externas a J y K. Como se muestra en el diagrama lógico en la figura
17, J y K serán las salidas del circuito combinacional. Por lo tanto, los valores de J
y K tienen que ser obtenidos en términos de S, R y Qp.

Fig. 17 Diagrama lógico JK – SR

Una tabla de conversión debe escribirse usando S, R, Qp, Qp + 1, J y K. Para dos
entradas, S y R, se realizan ocho combinaciones. Para cada combinación, las
salidas Qp + 1 correspondientes se deben encontrar. Las salidas para las
combinaciones de S = 1 y R = 1 no están permitidas para un flip-flop SR. Por lo
tanto, las salidas se consideran inválidas y los valores J y K se toman como "don’t
care".
 Fig. 18 Tabla de verdad de conversión JK-RS.

Fig. 19 Mapa de Karnaugh para J y K

Flip Flop SR a Flip Flop D

Como se muestra en la figura 20, S y R son las entradas reales del flip-flop y D es
la entrada externa del flip-flop. A continuación, se muestran las cuatro
combinaciones, el diagrama lógico, la tabla de conversión y el mapa de Karnaugh
para S y R en términos de D y Qp.

Fig. 20 Diagrama lógico de conversión de SR a D

Fig. 21 Tabla de verdad de conversión SR a D.

 Fig. 22 Mapa de Karnaugh para SR

Flip Flop D a Flip Flop SR

D es la entrada real del flip-flop y S - R son las entradas externas. Se obtienen ocho
combinaciones posibles a partir de las entradas externas S, R y Qp. Pero como la
combinación de S = 1 y R = 1 no es válida, los valores de Qp + 1 y D se consideran
como "don’t care". El diagrama lógico que muestra la conversión de D a SR y el
mapa de Karnaugh para D en términos de S, R y Qp se muestran a continuación.

Fig. 23 Diagrama lógico de conversión de D a SR

Fig. 24 Tabla de verdad de conversión D-SR

Fig. 25 Mapa de Karnaugh para D

Flip Flop JK a Flip Flop T

J y K son las entradas reales del flip-flop y T se toma como la entrada externa para
la conversión. Se producen cuatro combinaciones con T y Qp.
J y K se expresan en términos de T y Qp. La tabla de conversión, los mapas de
Karnaugh y el diagrama lógico se presentan a continuación.
 Fig. 26 Diagrama lógico JK-T

Fig. 27 Tabla de verdad de conversión JK a T

Fig. 28 Mpa de Karnaugh para JK

Flip Flop JK a Flip Flop D

D es la entrada externa y J y K son las entradas reales del flip-flop. D y Qp hacen

cuatro combinaciones. J y K se expresan en términos de D y Qp. La tabla de
conversión de cuatro combinaciones, los mapas de Karnaugh para J y K en
términos de D y Qp, y el diagrama lógico que muestra la conversión de JK a D se
dan a continuación.

Fig. 29 Diagrama lógico de conversión de JK a D

Fig. 30 Tabla de verdad de conversión JK a D

 Fig. 31 Mapa de Karnaugh para JK

Flip Flop D a Flip Flop JK

En esta conversión, D es la entrada real al flip-flop y J y K son las entradas externas.

J, K y Qp hacen ocho posibles combinaciones, como se muestra en la tabla de
conversión de la figura 33, D se expresa en términos de J, K y Qp.
La tabla de conversión, el mapa de Karnaugh para D en términos de J, K y Qp y el
diagrama lógico que muestra la conversión de D a JK se presentan a continuación.

Fig. 32 Diagrama lógico de conversión de D a JK

Fig. 33 Tabla de verdad de conversión D a JK

Fig. 34 Mapa de Karnaugh para D

DESCRIPCIÓN DEL TALLER (EJERCICIOS DE REPASO):

Lo que sigue, describe lo que se va a realizar en este taller, en el laboratorio.

1. Se desea diseñar un Flip Flop “HM”, cuya tabla característica se indica a

continuación.

a) Implemente el flip-flop HM usando una celda binaria de puertas NAND.

2. Dada la descripción VHDL mostrada a continuación de un Flip-Flop MN, realice

lo siguiente:

a) Determine la tabla característica y la de excitación del Flip-Flop MN;

b) Implemente el circuito del Flip-Flop MN, utilizando una celda binaria de puertas
NAND
c) Haga la conversión del Flip-Flop MN a uno tipo D que se active con flanco
positivo de reloj. Para este literal, presente la tabla de verdad de la conversión;
d) Implemente el circuito, utilizando solo puertas NOR de dos entradas cada una
para la lógica de conversión.

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY FlipFlopMN IS
PORT (CLR, CLK, M, N: IN std_logic;
Q: BUFFER std_logic);

END FlipFlopMN;

ARCHITECTURE Operation OF FlipFlopMN IS

Signal MN: std_logic_vector (1 Downto 0);
BEGIN
MN <= M&N;
PROCESS (CLR, CLK)
BEGIN
 IF CLR = '0' THEN Q <= '0';
ELSIF CLK'EVENT AND CLK = '1' THEN
CASE MN IS
WHEN “00” THEN Q <= Q;
WHEN “01” THEN Q <= not Q;
WHEN OTHERS THEN Q <= '1';
END CASE;
ENDIF;
END PROCESS;
END Operation;

Bibliografía:
[1]. Sistemas Digitales: Principios y Aplicaciones 10ma Edición, Ronald Tocci, Neal
Widmer y Gregory Moss. Capítulo 3: Descripción de los Circuitos Lógicos.
[2]. Figura 3-1 tomada del libro Sistemas Digitales: Principios y Aplicaciones 10ma
Edición, Ronald Tocci, Neal Widmer y Gregory Moss. Capítulo 3: Descripción de
los Circuitos Lógicos.

Elaborado por Ing. Lisbeth Mena

03/08/2017