(UNIVERSIDAD DEL PERU, DECANA DE AMERICA)

FACULTAD: ING. ELECTRONICA Y ELECTRICA

E.A.P: ING. ELECTRONICA

CURSO: LABORATORIO DE CIRCUITOS DIGITALES 1

PROFESORA: CASIMIRO PARIASCA, OSCAR

GRUPO: MARTES (2-4PM)

ALUMNO: MENDOZA ROSADO, VICTOR HAROLD 14190128

CIUDAD UNIVERSITARIA, 16 DE JUNIO DEL 2016

INFORME PREVIO Nº7
“Circuitos de transmisión de datos con detección de
errores”

1) Explicar el concepto de paridad par y paridad impar

Un bit de paridad par hace que el número total de 1s sea par, y un bit de paridad
impar hace que el número total de 1s del grupo sea impar. Un determinado sistema
puede funcionar con paridad par o impar, pero no con ambas. Por ejemplo, si un
sistema trabaja con paridad par, una comprobación que se realice en cada grupo de
bits recibidos tiene que asegurar que el número total de 1s en ese grupo es par. Si
hay un número impar de 1s, quiere decir que se ha producido un error.

El bit de paridad se puede añadir al principio o al final del código, dependiendo del
diseño del sistema.
Observe que el número total de 1s, incluyendo el bit de paridad, siempre es par para
paridad par, y siempre es impar para paridad impar.
El bit de paridad para cada número BCD se indica en la columna P.

El código BCD con bits de paridad.

En el caso de la paridad par, se cuentan el número de unos. Si el total es impar, el bit

de paridad se establece en uno y por tanto la suma del total anterior con este bit de
paridad, daría par. Si el conteo de bits uno es par, entonces el bit de paridad (par) se
deja en 0, pues ya es par.

En el caso de la paridad impar, la situación es la contraria. Se suman los bits cuyo

valor es uno, si da un número impar de bits, entonces el bit de paridad (impar) es
cero. Y si la suma de los bits cuyo valor es uno es par, entonces el bit de paridad
(impar) se establece en uno, haciendo impar la cuenta total de bits uno.
2) Explique el funcionamiento del multiplexor 74LS151

El 74LS151 es un multiplexor (MUX), un dispositivo que permite dirigir la información

digital procedente de diversas fuentes a una única línea para ser transmitida a través de
dicha línea a un destino común.
Este multiplexor tiene ocho entradas de datos (D0 −D7) y, por tanto, tres líneas de
entrada de dirección o de selección de datos (S0-S2). Se necesitan tres bits para
seleccionar cualquiera de las ocho entradas de datos (23 = 8). Un nivel BAJO en la entrada
̅̅̅̅̅̅̅̅̅̅ permite que los datos de entrada seleccionados pasen a la salida.
de habilitación 𝐸𝑛𝑎𝑏𝑙𝑒
Observe que se encuentran disponibles tanto la salida de datos como su complemento.

En este caso no hay necesidad de tener un bloque de control común en el símbolo lógico,
ya que sólo hay que controlar un único multiplexor, y no cuatro como en el 74HC157. La
etiqueta dentro del símbolo lógico indica la relación AND entre las entradas de selección
de datos y cada una de las entradas de datos, de la 0 a la 7.

3) Explique el funcionamiento del demultiplexor 74LS138

El circuito integrado 74138 o subfamilia (74LS138, 74F138, 74S138, 74HCT138,..) es un

circuito integrado que tiene la función de decodificador / demultiplexor binario de 3 bits
(1:8). Básicamente realiza la función contraria a la del multiplexor. Toma datos de una
línea y los distribuye a un determinado número de líneas de salida.

Con las tres entradas que posee el circuito podemos realizar 8 combinaciones
diferentes, de 000 a 111 que nos activaran una de las salidas Yn.
Este circuito integrado se utiliza mucho para seleccionar memorias y periféricos en el
espacio de memoria de los sistemas con microprocesadores.
La habilitación del 74138 se activa sólo cuando los enable G2A y G2B se encuentran en
nivel BAJO. Y G1 es la entrada de datos.
Nótese que salidas están activas a nivel BAJO, es decir que cuando ingrese un 1 lógico la
salida activa botara un cero lógico.

4) Explique el funcionamiento del 74LS280 como:

a. Comprobador de paridad
b. Generador de paridad

Estos universales, monolíticos, nueve bits - generadores /comprobadores de paridad

utilizan schottky clamped TTL para dar un alto rendimiento al circuito, y cuentan con
salidas pares e impares / para facilitar el funcionamiento de la aplicación, ya sea par
o impar la paridad. La palabra, capacidad de longitud, se expandió fácil conectando
en cascada como se muestra en los Datos de aplicación típica.

Las series 54LS/74LS y las series 54S/74S generadores/comprobadores ofrecen al

diseñador una compensación transcurrirá a menor consumo de energía y alto
rendimiento, estos dispositivos pueden ser utilizados para mejorar el rendimiento de
la mayoría de los sistemas que utilizan el generador/comprobador de paridad 180.
Aunque el LS280 y S280 se implementan con entradas de expansión, la función
correspondiente se suministra por la disponibilidad de una entrada en el pin 4 y la
ausencia de cualquier conexión interna en el pin 3. Esto permite que el LS280 y S280
pueda ser sustituido por el 180 en los actuales diseños, para producir una función
idéntica incluso si los ‘LS280’s y ‘S280’s se mezclan con los ‘180’s existentes.
Estos dispositivos son totalmente compatibles con la mayoría de los otros circuitos
TTL. Todas las entradas LS280 y S280 se almacenan temporalmente para reducir los
requisitos de unidad a una Serie 54LS / 74LS o una serie 54S / 74S carga estándar,
respectivamente.

Su circuito interno es:

25 líneas de generador/comprobador de paridad:

 Tres ‘LS280’s o ‘S280’s pueden ser usados para
implementar unas 25 líneas generador/comprobador de
paridad. Esta disposición proporcionará paridad
típicamente en 75 o 25 nanosegundos respectivamente.

Como alternativa, las salidas de dos o tres

generadores/comprobadores paridad pueden ser
decodificados con un 2-entradas (‘S86 o ‘LS86) o 3-
entradas (‘S135) de puerta OR-exclusiva para 18 o 27
líneas de aplicaciones de paridad.

81 líneas de generador/comprobador de paridad:

La palabra capacidad de longitud

puede ser implementada en
cascada’LS280’s o ’S280’s. Como se
muestra aquí, la paridad puede ser
generada por longitudes de hasta
81 bits por lo general 75 o 25
nanosegundos respectivamente.

5) Explique el funcionamiento del circuito experimental. Describir de

forma general cómo probaríamos el Sistema de transmisión de datos
 del experimento y especificar un método de introducción de errores de
paridad.

Este circuito es un generador de paridad par, significa que cuando en las entradas
haya un número de 1s impar, el led o puerta and se activará, indicando un error (que
significa que falta un uno en la señal para que el número de 1s sea par).

Primero que nada para que la puerta and funcione, las entradas de selección deben
encontrarse en 1, esto significa que en nuestros MUX y DEMUX se seleccionarán la
entrada 7 y salida 7, respectivamente.

Si la cantidad de 1s fuese par la salida ODD de nuestro primer generador de paridad

estará activa, activando la entrada 7 de nuestro MUX 151, como la salida es activa a
nivel BAJO, se activará, provocando un cero en la entrada de datos de nuestro DEMUX
138.

En nuestro DEMUX 138 todas las salidas estarán a un nivel ALTO, de esta manera en
la salida EVEN de nuestro segundo generador de paridad será un nivel BAJO. Llegando
así, a un nivel BAJO, a nuestra puerta AND de 4 entradas desactivándolo e indicando
que no hay error que no se necesita de un 1 más para que la señal ingresada fuese
par.

Si la cantidad de 1s fuese impar la salida ODD de nuestro primer generador de paridad

estará en un nivel BAJO, este nivel BAJO llega a la entrada 7 de nuestro MUX 151, como
la salida es activa a nivel BAJO, no se activará, provocando un nivel ALTO en la entrada
de datos de nuestro DEMUX 138.
En nuestro DEMUX 138 todas las salidas estarán a un nivel ALTO, excepto la 7, que estará
activa a nivel BAJO, de esta manera en la salida EVEN de nuestro segundo generador de
paridad será un nivel ALTO. Llegando así, a un nivel ALTO, a nuestra puerta AND de 4
entradas activándolo e indicando que hay un error, que se necesita de un 1 más para
que la señal ingresada fuese par.

6) Presente sus circuitos de simulación.

La simulación se ha enviado aparte.