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SERIE DE 3 BITS USANDO FLIP FLOP
TIMER 555
Dónde:
f es la frecuencia en hercios
C es la capacitancia en farads.
𝑇𝑙 = 0,693 𝑥 𝑅2 𝑥 𝐶
Tenga en cuenta que, en esta configuración, el ciclo activo no puede ser 50% en cualquier caso,
debido a que el de tiempo de carga del capacitor es siempre mayor que el tiempo de descarga. Para
obtener ciclos activos más pequeños son ámbitos en los que se cambian las trayectorias de las
corrientes de carga y descarga.
También es importante tener en cuenta que la carga y descarga del capacitor permite a la obtención
de una forma de onda de diente de sierra sobre este componente.
Esto es un punto del circuito en el que esta señal es de alta impedancia y por lo tanto no se puede
utilizar directamente para excitar cargas de potencia más altas.
Si se desea obtener ciclos de trabajo del 50%, se deben conectar dos diodos, tal como se muestra
en la siguiente figura:
Flip Flop
– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la entrada de reloj se
detecte un nivel negativo. Ver la pequeña bolita o burbuja. Cuando en nivel del reloj es alto se lee
la entrada del flip-flop (D) y se pone en la saluda Q el mismo dato.
– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la entrada de reloj se
detecte un nivel negativo. Ver la pequeña bolita o burbuja. Cuando en nivel del reloj es alto se lee
la entrada del flip-flop (D) y se pone en la saluda Q el mismo dato.
– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la entrada de reloj se
detecte el momento en que el nivel pase de bajo a alto (flanco ascendente o anterior). Ver el
pequeño triángulo. Cuando en nivel del reloj cambia de bajo a alto se lee la entrada del flip-flop (D)
y se pone en la saluda Q el mismo dato
– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la entrada de reloj se
detecte el momento en que el nivel pase de alto a bajo (flanco descendente o posterior). Ver el
pequeño triángulo y bolita o burbuja. Cuando en nivel del reloj cambia de alto a bajo se lee la
entrada del flip-flop (D) y se pone en la saluda Q el mismo dato.
Compuertas Lógicas
Diagrama Integrado:
7404(NOT):
Este es su aspecto:
Familias Disponibles:
74LS04
74HC04
7404
7408(AND):
Para utilizar una de estas puertas se debe alimentar el circuito a 5 Voltios y conectar los terminales de
dicha puerta. Cada una de ellas es independiente del resto.
Por otra parte el circuito 7408 integra también cuatro puertas, pero ahora multiplicación (AND) y sus
terminales de alimentación.
Familias Disponibles:
HD74LS08P
HD74LS08FPEL
HD74LS08RPEL
7432(OR):
Este circuito integrado consta de 4 puertas OR de dos entradas con salida en Tótem Pole. Su función es
realizar la suma lógica de las dos variables de entrada.
Familias Disponibles:
NTE74LS32
7432
SN74LS32
DM74LS32
Circuito a Nivel Integrado:
Timer:
7404(NOT):
7408(AND): 7432(OR):
Tablas de verdad:
NOT 7404
ENTRADA SALIDA
1 0
0 1
AND 7408
A B SALIDA
1 1 1
1 0 0
0 1 0
0 0 0
1
1 1
̅𝑩
𝑫𝟏 = 𝑨𝑿 ̅ + 𝑿𝑨
̅ 𝑩𝑪 + 𝑿
̅𝑩̅𝑪
̅𝑩
𝑫𝟏 = 𝑿 ̅ (𝑨 + 𝑪) + 𝑿𝑨
̅ 𝑩𝑪
1
1 1 1
̅ ̅ ̅ ̅𝑪
𝑫𝟐 = 𝑿𝑨𝑩𝑪 + 𝑿𝑨𝑩 + 𝑿𝑨 ̅
̅ 𝑨𝑩
𝑫𝟐 = 𝑿 ̅ 𝑪 + 𝑿𝑨 ̅)
̅ (𝑩 + 𝑪
1 1 1
1 1 1 1
̅𝑪
𝑫𝟑 = 𝑿 ̅+𝑿
̅𝑨 + 𝑿
̅𝑩 + 𝑨 ̅
̅ 𝑩𝑪
̅ + 𝑨 + 𝑩) + 𝑨
̅ (𝑪
𝑫𝟑 = 𝑿 ̅
̅ 𝑩𝑪
Simulación DIEGO:
1
U1:A(CLK)
4
1
2 5 12 9 2 5
S
D Q D Q D Q
3 11 3
CLK CLK CLK
6 8 6
Q Q Q
R
R
1
13
U5:A U3
1 2
7404 U4:B
AND_3 4
6
5
U10
U4:A 7432 U6
1
3 U9:A
2 1
OR_3 3
7432 AND_4 2
7408
U11 U12:A
1
3
U7 2
AND_3 7432
U4:C
9
AND_4 8
10
7432
U8
AND_3
U4:D
12
11
13
7432
Simulación TERAN:
Tabla de Verdad de laboratorio TERAN :
1
1
1
1
̅𝑨
𝑫𝟏 = 𝑿 ̅ 𝑩𝑪 + 𝑿
̅ 𝑨𝑩
̅ 𝑪 + 𝑿𝑨𝑩
̅𝑪̅ + 𝑿𝑨 ̅
̅ 𝑩𝑪
𝑫𝟏 = (𝑨⨁𝑩)(𝑿⨁𝑪)
1
1
1
1
̅𝑪
𝑫𝟐 = 𝑿𝑩 ̅+𝑿
̅𝑩 ̅
̅𝑪
̅ (𝑿⨁𝑪
𝑫𝟐 = 𝑩
1 1 1 1
1 1 1 1
̅
𝑫𝟑 = 𝑿
CONCLUSIONES: