Modul

Praktikum FLIP-FLOP

6
5.1. TUJUAN
Setelah melakukan praktikum ini mahasiswa diharapkan mampu :
1. Membedakan jenis flip-flop : SR, JK, D, dan T
2. Membedakan timing diagram dan tabel kebenaran dari ke empat macam
flip-flop di atas
3. Membuat rangkaian SR, JK, D, dan T Flip-flop

5.2. TEORI PENUNJANG

Pada pengoperasian rangkaian digital secara umum diperlukan suatu
kesempatan penyimpanan sementara dari perubahan kondisi nilai-nilai logikanya.
Kesempatan penyimpanan ini disebut “memory”. Rangkaian digital yang dapat
menyimpan nilai logikanya pada waktu tertentu disebut rangkaian “sekuensial”.
Arti dari sekuensial sendiri sebenarnya adalah keadaan menyimpan ataupun
pengeluaran nilai logika dari sebuah rangkaian digital secara terus menerus /
kontinyu, karena ada faktor pengatur waktu dari rangkaian tersebut. Salah satu
rangkaian sekuensial dasar yang banyak di aplikasikan adalah “flip-flop”
Flip-flop adalah suatu rangkaian digital sekuensial yang beroperasi sebagai
berikut :
1. Nilai logika output “0” atau “1” dipilih melalui dua input yang terpisah
2. NIlai logika outputnya tetap, tidak berubah walaupun nilai inputnya berubah

Ada beberapa jenis flip-flop, dimana yang satu merupakan turunan dari yang
lainnya. Pada dasarnya, perubahan dari kondisi ”0” ke kondisi “1” pada output flip-
flop dinamakan “setting” sedangkan kondisi berlawanan, dari “1” ke “0” dinamakan
“resetting” atau “clearing”. Pulsa trigger, yang menjadi pengatur waktu sekuensial
dari flip-flop, dapat berupa level tegangan, bisa “level trigger” atau perpindahan
daru satu level ke level yang lain, yaitu dari rising edge ke falling edge atau
sebaliknya. Trigger semacam ini dinamakan “pulse edge trigger”.
A. SR FLIP-FLOP

SR Flip-flop merupakan jenis flip-flop yang paling sederhana. Flip-flop ini

mempunyai dua input : SET (S) dan RESET (R), dan dua output, yaitu Q dan Q

1
dimana kedua output tersebut mempunyai nilai logika yang berlawanan. Dari kedua
output tersebut, yang umumnya digunakan sebagai output flip-flop adalah Q.
Input S digunkan untuk men-set output flip-flop ke nila “1” sedangkan input R
digunakan untuk me-reset output ke nilai “0”, SR flip-flop dapat direalisasikan
dengan dua gerbang NOR atau dengan dua gerbang NAND.

R (reset)
Q

Q
S (set)

Gambar 1. SR flip-flop dengan gerbang NOR

Dari gambar 1 diatas, nilai logika pada output SR flip-flop dapat ditunjukan
pada tabel 1
Tabel 1. Tabel Kebenaran SR Flip-flop dengan gerbang NOR

PRESENT PRESENT NEXT

INPUT OUTPUT OUTPUT

S R Q Q Q Qn
0 0 0 1 0 1
0 0 1 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1 0 1 X X
1 1 1 0 X X

Jika digambarkan dengan karnaugh Map maka nilai logika dari Next Output
akan didapatkan sebagai berikut :

SR
00 01 11 10

Q Q 0 X 1
2
 Dari tabel diatas dapat dijelaskan sistem pengoperasian SR flip-flop dengan
gerbang NOR ini :

1. Jika inputnya (S dan R) keduanya bernilai logika “0”, maka nilai output
tidak berubah dari nilai sebenarnya sebelumnya (Kondisi HOLD).
2. Jika input S bernilai logika “1” maka output akan bernilai logika “1”,
disebut kondisi SET.
3. Jika input R bernilai logika “1” maka output akan bernilai logika “0” disebut
kondisi RESET.
4. Jika kedua inputnya (S dan R) sama sama bernilai “1” maka output tidak
dapat dibaca karena 𝑄̅ dan 𝑄 bisa mempunyai nilai yang sama, dan ini
tidak diperbolehkan dalam flip-flop.

R
Q

Q
S
Gambar 2. SR Flip-flop dengan gerbang NAND
Dari gambar 2 diatas, nilai logika pada output SR Flip-flop dapat
ditunjukkan pada tabel 2.
Tabel 2. Tabel Kebenaran SR Flip-flop dengan gerbang NAND
PRESENT PRESENT NEXT
INPUT OUTPUT OUTPUT
𝑺 𝑹 𝑸 ̅
𝑸 𝑸𝒏 ̅̅̅̅
𝑸𝒏
0 0 0 1 X X
0 0 1 0 X X
0 1 0 1 1 0
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 0 0 1
1 1 0 1 0 1
1 1 1 0 0 0

3
 Jika digambarkan dengan Karnaugh Map maka nilai logika dari Next Output
akan didapatkan sebagai berikut:

Sistem pengoperasian SR flip-flop dengan gerbang NAND berlawanan

dengan SR Flip-flop dari gerbang NOR. Kondisi HOLD terjadi jika kedua nilai input
(S dan R) bernilai “1”, sedangkan kondisi don’t care tercapai jika kedua inputnya
bernilai “0”. Jika input S bernilai ‘0” maka flip-flop akan menjadi Reset, sebaliknya
jika input R bernilai “1” maka flip flop menjadi SET. Timing diagram dari SR Flip-
flop dengan gerbang NOR ditunjukkan pada gambar 3 dibawah.

Gambar 3. Timing Diagram SR Flip-flop gerbang NOR

PROSEDUR PERCOBAAN :

1. Pada modul Trainer, buatlah rangkaian dari dua buah gerbang NOR seperti
gambar 1.
2. Input S dan R masing masing berikan nilai logika “0” dan “0”, ”0” dan “1”, “1”
dan “0”, “1” dan “1”. Pada setiap kombinasi input yang diberikan, perhatikan
output yang ditampilkan pada LED 111 dan H0. Jika LED menyala berarti
output bernilai “1”. Tuliskan hasil pada Tabel kebenaran yang disediakan.

4
 INPUT OUTPUT
𝑺 𝑹 𝑸 ̅
𝑸 𝑸𝒏 ̅̅̅̅
𝑸𝒏
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

3. Selain mengamati perubahan nyala LED, amati pula output yang dihasilkan
menggunakan osciloscop, atur time/Div dan Volt/Div (sekitar 5 Volt/Div) untuk
mendapatkan gambar pulsa outputnya. Amati dan gambarkan bentuk pulsa
yang dihasilkan untuk setiap kombinasi inputnya.
4. Ganti gerbang NOR yang anda gunakan dengan gerbang NAND. Buat
rangkaian seperti gambar 2. Ulangi praktikum 2 s/d 3.
5. Adakah perbedaan dari kedua macam SR Flip-Flop diatas ? Apa yang bisa
anda simpulkan?

B. JK FLIP-FLOP
Sebuah SR Flip-Flop bisa dibentuk baik dari gerbang NOR maupun
gerbang NAND, dimana pada prinsipnya ada umpan balik yang terjadi pada
salah satu input dari gerbang gerbangnya, yang berasal dari masing masing
outputnya. Hubungan umpan balik ini menyebabkan terjadinya kondisi don’t
care apabila kedua inputnya bernilai “1” (pada gerbang NOR) atau bernilai “0”
(pada gerbang NAND). Untuk mengoptimalkan kerja dari flip-flop dibuat sebuah
hubungan umpan balik kembali, dengan tambahan gerbang AND. Ini akan
menghasilkan flip-flop baru yang dinamakan JK Flip-Flop. JK Flip-Flop dibentuk
dari SR Flip-Flop ditunjukan pada gambar 4.

5
 Gambar 4. JK Flip-Flop dibentuk dari SR Flip-Flop

Dari modifikasi diatas, didapatkan bahwa nilai logika dari output

𝑄 dan 𝑄̅ akan selalu berlawanan. Dengan demikian mengurangi resiko
terjadinya nilai 𝑄 dan 𝑄̅ yang sama, yang tidak diharapkan dalam rangkaian
Flip-Flop. Tabel kebenaran JK Flip-Flop yang dibuat dari SR Flip-Flop diatas,
diberikan pada Tabel 3.

Tabel 3. Tabel Kebenaran JK Flip-flop yag dibetuk dari SR Flip-flop

PRESENT PRESENT NEXT
INPUT OUTPUT OUTPUT
J K 𝑸 ̅
𝑸 𝑸𝒏 ̅̅̅̅
𝑸𝒏
0 0 0 1 0 1
0 0 1 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1 0 1 1 0
1 1 1 0 0 1

Dari Tabel di atas, ada kemiripan degan Tabel SR Flip-flop dari gerbang
NOR, sedangkan perbedaan terdapat pada kondisi dimana nilai logika dari kedua
inputnya adalah “1”, maka next output merupakan kebalikan nilai output
sebelumnya. Kondisi ini dinamakan “Toggle”. Jadi perbaikan dari sifat SR Flip-flop
sebelumnya adalah pada JK Flip-flop terdapat kodisi “Toggle”, sedangkan pada SR
Flip-flop tidak terdapat kodisi tersebut.
Karnaugh Map utuk JK Flip-flop di atas mempunyai nilai logika Next Output
sebagai berikut :

6
 Untuk mengatur output dari JK Flipp-flop agar dapat muncul kontinyu pada
interval waktu tertentu, diperlukan pulsa sikronisasi yang merupakan input
eksternal di luar input J dan K nya. Pulsa sikronisasi ini akan mengatur waktu keluar
dari masing-masing output yang dihasilkan oleh flip-flop. Sesuai dengan namanya,
input dari rangkaian sinkronisasi ini berupa urutan pulsa kontinyu. Input sinkronisasi
ini sering dinamakan : Clock atau Trigger, dilambangkan CLK, Cp atau T.
Rangkaian JK Flip-flop dengan input Clock ditunjukkan pada gambar 5.

Gambar 5. Rangkaian JK Flip-flop dengan input Clock

Pada gambar di atas, jika input CLK diberi nilai “1”, maka gerbang akan
“enable”, sehingga nilai input S adalah sama dengan nilai J dan nilai R sama
dengan nilai K. Apabila CLK bernilai “0”, yang berarti terjadi kondisi Hold pada
outputnya. Sistem yang menggunakan pulsa sinkronisasi CLK dinamakan sistem
SINKRON, dimana perubahan nilai outputnya terjadi secara simultan.
Diagram logika dari rangkaian JK Flip-flop dengan input Clock ditunjukkan
pada gambar 6.

(a) (b)

Gambar 6. Diagram Logika JK Flip-flop dengan Clock

(a) Positive Edge Trigerred
(b) Negative Edge Trigerred

7
 Tabel kebenaran dari JK FF dengan Clock menggunakan Positive Edge
Triggered adalah sebagai berikut :

Tabel 4. Tabel Kebenaran JK FF dengan Clock – Positive Edge Triggered

INPUT OUTPUT
CLK J K 𝑸𝒏 ̅̅̅̅
𝑸 𝒏

↑ 0 0 𝑄 𝑄̅
↑ 0 1 0 1
↑ 1 0 1 0
↑ 1 1 𝑄̅ 𝑄

Dengan cara yang sama, Tabel Kebenaran untuk Negative Edge Triggered
JK Flip-Flop dapat dicari (tanda panah kebawah). Positive atau Negative edge
triggered berarti pen-trigger-an hanya dilakukan pada tepi posistif-nya (rising edge)
saja atau tepi negatif-nya (falling edge), bukan pada seluruh pulsa Clock.
Timing Diagram dari Positive Edge Triggered JK Flip-flop diberikan pada
gambar 7.

Gambar 7. Timing Diagram dari Positive Edge Triggered JK Flip-flop

JK FLIP-FLOP DENGAN INPUT ASINKRON

Lebih lanjut, sebuah rangkaian JK flip flop biasanya dilengkapi dengan input-
input lain, selain input-input sinkronnya. Yang termasuk input sinkron adalah J, K,
dan CLK. Input lain yang dimaksud adalah input asinkron. Ada dua macam input
asinkron: PRESET atau SET dan CLEAR atau RESET. Kedua macam input ini
beroperasi pada kondisi active LOW dimana kedua input ini baru akan aktif jika
mendapatkan nilai “0”. Diagram logika dari JK flip flop dengan input asinkron
ditunjukkan pada gambar 8.

8
 Gambar 8. Diagram Logika dari JK flip flop dengan input Asinkron.
Sedangkan tabel kebenaran sebuah JK flip flop dengan input asinkron
ditunjukkan pada tabeldibawah ini

INPUT OUTPUT

PRE CLR CLK J K 𝑸𝒏 ̅̅̅̅

𝑸𝒏
0 1 X x X 1 0
1 0 X X X 0 1
0 0 X X X 1* 1*
1 1 ↑ 0 0 Q Q
1 1 ↑ 0 1 0 1
1 1 ↑ 1 0 1 0
1 1 ↑ 1 1 Q Q
1 1 0 X X Q Q

Dari Tabel Kebenaran di atas dapat dijelasikan bahwa JK Flip-flop baru

memberikan respon output terhadap input-input sinkronnya, jika nilai logika PRE
dan CLR keduanya adalah "1", apabila PRE bernilai "i" maka output bernilai "0",
demikian pula jika CLR bernilai "1" maka output bernilai "1".

MASTER SLAVE JK FLIP-FLOP

Sebuah Master slave JK Flip-flop terbuat dari dua buah SR Flip-Flop
dilengkapi dengan dua buah gerbang AND, SR Flip-Flop bagian depan berfungsi
sebagai Master, yang menerima data dari input, sementara SR Flip-flop bagian
depan berfungsi sebagai Master, yang menerima data dari input, sementara SR
Flip-Flop bagian belakang berfungsi sebagai Slave, yang bertugas mengeluarkan
data di output. Dalam melaksanakan tugasnya, Master dan Slave melakukan
secara bergantian dimana ada fungsi pengontrol waktu giliran dari Master dan

9
Slave tersebut. Fungsi ini dilakukan oleh input CLK yang diumpankan ke masing-
masing gerbang AND pada SR Flip-Flop depan dan belakang. Apabila CLK diberi
input “I”, maka gerbang AND akan enable, sehingga Master akan menerima input,
dan Slave tidak aktif. Sedangkan apabila CLK diberi input “0’, Master enjadi tidak
aktif, gerbang AND pada Slave menjadi enable, dan Slave memberi respons pada
output.
Perbedaan Master Slave JK Flip-flop dengan JK Flip-flop adalah bahwa
respons pembacaan data oleh Master dilakukan pada satu pulsa clock penuh yang
bernilai logika “I”, demikian pula respon pengeluaran data oleh Slave juga dilakukan
pada satu pulsa clock penuh pada nilai logika “0”. Blok diagram sebuah Master
Slave JK Flip-flop yang dibentuk dari SR Flip-flop ditunjukkan di gambar 9.
Gambar 9. Blok Diagram Master Slave JK Flip-flop

Master Slave JK Flip-Flop mempunyai Tabel Kebenaran yang mirip dengan

JK Flip-Flop dengan input Asinkron (Tabel 5). Dimana clock aktif pada positive edge
di ganti dengan sebuah pulsa positif. Timing diagram dari master Slave JK Flip-
Flop adalah seperti pada gambar 10.

Gambar 10. Timing diagram master Slave JK Flip-FLop

10
PROSEDUR PERCOBAAN
1. Pada modul trainer, ambil salah satu dari JK-FF yang tersedia, lalu buatlah
rangkaian Master Slave JK Flip-Flop seperti pada gambar 5. Gunakan JK yang
bertipe “positive pulse triggerd’
2. Hubungkan switch So dan S1 sebagai input PRE dan CLR-nya dan hubungkan
switch S2, S1 dan S4 sebagai input J, K dan CLK- nya
3. Hubungkan pada output 𝑄 dan 𝑄̅ dengan LED H2 dan H1, dan hubungkan input
CLK dengan LED H.
4. Berikan nilai PRE dan CLR masing-masing dengan : “0” dan “0”, “0” dan “I”, “I”
dan “0” untuk mengamati operasi dari input-input asinkronnya.
5. Berikan nilai PRE dan CLR masing-masing dengan “I” dan “I”, selanjutnya
ubah-ubah nilai input J dan K sesuai Tabel berikut ini. Isilah Tabel tersebut
dengan hasil yang anda dapatkan.

INPUT OUTPUT

CLR PRE CLK J K 𝑸 ̅

𝑸

0 1 X X X

1 0 X X X

0 0 X X X

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

X = don’t care

6. Apabila kita memberikan nilai input selain “I” pada kedua input asinkron CLR
dan PRE, maka berapapun nilai logika yang kita masukkan ke CLK, J dan K
tidak mempengaruhi nilai outputnya. Kenapa bias demikian? Jelaskan.

11
C. T FLIP-FLOP
Jika input-input J dan K dari Master Slave JK Flip-flop diberi nilai logika “I”,
dan input eksternal hanya diberikan pada CLR, maka didapatkan flip-flop jenis baru,
yaitu T (Triggered) Flip-flop. T Flip-flop yang terbuat dari JK Flip-flop diberikan pada
gambar 11.

Gambar 11. Diagram Logika T Flip-flop

Sesuai dengan sifat JK Flip-flop : jika kedua inputnya diberi nilai “I”, maka
flip-flop akan memberikan respons “Toggle”, yaitu nilai output berikutnya
merupakan nilai yang berlawanan dengan output sebelumnya (lihat Tabel 4). Pada
beberapa buku T Flip-flop juga disebut sebagai Toggle Flip-flop. Tabel Kebenaran
dari T Flip-flop diberikan pada Tabel 6.

Tabel 6. Tabel Kebenaran dari T Flip-flop

INPUT OUTPUT
PRE CLR T Q Q
0 1 X 1 0
1 0 X 0 1
0 0 X 1* 1*
1 1 TOGGLE

Timing diagram dari T Flip-flop ditunjukkan pada gambar 12.

Gambar 12. Timing Diagram dari T Flip-flop

12
PROSEDUR PERCOBAAN :
1. Pada modul trainer, buatlah rangkaian T Flip-flop seperti gambar 11. CLK
diberi input T dan dihubungkan dengan LED H, sedangkan J dan K masing-
masing diberi input “I”.
2. Hubungkan 𝑄 dan 𝑄̅ dengan LED H0 dan H1 .
3. Ubah-ubah nilai T bergantian antara “0” dan “I”. Amati apa yang terjadi pada LED
outputnya. Tuliskan hasilnya pada Tabel yang tersedia.

4. Dengan INPUT OUTPUT menggunakan

oscillosope, amati ̅ setiap perubahan
CLR PRE T 𝑸 𝑸
nilai output Q terhadap
0 1 X
perubahan nilai input T nya.
1 0 X
Gambarkan hasil pengamatan
tersebut. 0 0 X
1 1

D. D FLIP-FLOP
Flip-flop jenis baru yang lain bisa dibuat dari JK flip-flop, dimana nilai J dan
K selalu dibuat berlawanan. Cara ini bisa dilakukan jika input eksternal diberikan
pada input J, sedangkan nilai kebalikannya diberikan pada input K dengan
menambahkan gerbang NOT. Dengan cara ini, apabila J mendapat nilai logika
“1”, maka outpunya bernilai “1” (kondisi SET), demikian pula jika J diberikan nilai
logika “0” maka outputnya juga bernilai “0” (kondisi RESET). Hubungan ini bisa
ditujukkan pada gambar 13a, sedangkan diagram logikanya ditunjukkan pada
gambar 13b.

Gambar 13. (a) D Flip-flop dari JK Flip-flop

(c) Diagram Logika D Flip-flop

Tabel kebenaran dari D Flip-Flop ditunjukkan pada tabel 7.

13
Tabel 7. Tabel Kebenaran D Flip-flop
INPUT OUTPUT
PRE CLR CLK D Q Q
0 1 X X 1 0
1 0 X X 0 1
0 0 X X 1’’ 1’’
1 1 ↑ 0 0 1
1 1 ↑ 1 1 0
1 1 ↑ X Q Ǭ
Sedangkan Timing diagram dari D Flip-flop di berikan pada gambar 14.

Gambar 14. Timing diagram dari D Flip-flop

PROSEDUR PERCOBAAN :

1. Pada modul trainer, buatlah rangkaian D Flip-flop seperti gambar 13b,

dimana input CLK dihubungkan dengan sumber clock dan LED H, input PRE
dan CLR nya masing-masing di beri nilai “1”, input D diberi nilai “0”. Amati
berubahan yang terjadi pada LED outputnya .
2. Dengan cara yang sama, ganti input D dengan nilai “1”. Apa yang terjadi
pada outputnya ? isilah tabel dibawah ini!

INPUT OUTPUT
PRE CLR CLK D Q Q
0 1 X X
1 0 X X
0 0 X X
1 1 ↑ 0
1 1 ↑ 1
1 1 0 X
3. Apa yang dapat anda simpulkan dari hasil percobaan ini ?

14
5.3. TUGAS
1. Dari beberapa jenis Flip-Flop di bawah ini, analisalah bentuk gelombang
outputnya. Bentuk gelombang input ditunjukan pada gambar disamping.

2. Buatlah sebuah D Flip-Flop dari T Flip-Flop (gunakan sifat sifat D Flip-Flop)

3. Sebuah T Flip-Flop akan digunakan sebagai rangkaian pembagi frekuensi
(frequency divider). jika frekuensi clock inputnya sebesar 1 kHz, dan
diharapkan mendapatkan frekuensi output 4 kHz, ada berapa T Flip-Flop
yang harus dirangkai ? Gambarkan bentuk frequency divider tersebut.

15