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LABORATORIO DE

MICROELECTRÓNICA FIEE-UNMSM

INFORME PREVIO COMPLETO


LABORATORIO 1

ALUMNO: CÓDIGO:

 Ramirez montes Luis Dario 14190021

E.A.P:
 Ing. Electrónica

PROFESOR:

 Ing. Rubén Alarcón Matutti

CURSO:
 Laboratorio de Microelectrónica

FECHA ENTREGA:

 30 de Abril – Grupo: Martes 4pm - 6pm

2018
LABORATORIO DE
MICROELECTRÓNICA FIEE-UNMSM

I. INFORME PREVIO
1. Presentar en Laboratorio el LAYOUT del Inversor realizado por usted, considerar
para el layout el esquema de la Figura A y la Figura B del diagrama de barras
(STICK). Tratar de conseguir un layout de dimensiones mínimas. Mostrar y describir
las vistas de corte 2D y 3D.

a. El layout del Inversor optimizado realizado en clase es el siguiente:

b. Vista en 2D:
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c. Vista en 3D:

OBSERVACIÓN:
*Notamos tanto en la vista en 2D como en la de 3D la estructura del inversor,
podemos ver cómo están posicionados los respectivos sustratos junto al polisilicio y
contactos metálicos sobre los cuales se polariza Vdd y Vss, se observa la porción de
polisilicio que une ambas compuertas donde se inyecta la señal de prueba en el canal
para poder obtener la salida del elemento en el contacto metálico en la salida.

2. Para el LAYOUT del Inversor (muestre el procedimiento empleado):


- Hallar la frecuencia máxima de operación

*Al dar click en START SIMULATION se nos abre esta ventana donde podemos ver
que en la salida (rojo) tiempo de bajada de 1 a 0 es de 8ps y el tiempo de subida de 0 a
1 es de 17ps; entonces la señal de entrada (Vgate) debe tener una frecuencia máxima
= 58GHz.
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- El área ocupada del Layout.

*Con la herramienta MEASURE DISTANCE observamos que la altura es de 22ʎ


y el ancho es de 58ʎ, tenemos un total de 1276 (ʎ)2, sabemos que ʎ = 0.125 μm,
entonces tenemos un Área = 19.94 (μm)2.

3. Para el Layout del Inversor extraer la descripción CIR (Spice) y la descripción CIF
(Caltech Intermediate Forum) del inversor. En cada caso establecer las reglas
principales de sintaxis y describir sus contenidos.

a. En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante


líneas punteadas indique las dimensiones de L, W, identifique las capacidades
parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos:

*En el menú FILE damos click en MAKE SPICE FILE dentro de esta ventana le
damos click en EXTRACT.
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- Muestro las dimensiones del polisilicio es de


ancho W y longitud L tanto para difusión
que se encuentra sobre el transistor P y el
N.

Vemos que:

L =2ʎ =2*0.125 μm = 0.25 μm


W=6ʎ =6*0.125 μm = 0.75 μm
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- Podemos notar en el cuadro de parámetros las


dimensiones L=0.25 μm y W= 0.75 μm.

- Vemos también la información de la capacitancia


parásita en la salida es igual a 1.176fF y de la entrada
del canal es igual a 0.154fF.

- Las otras capacitancias parásitas que afectan la


respuesta del sistema son C2 y C4.

b. En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante líneas
punteadas, indique los valores de las coordenadas (X, Y) que definen las capas de
polisilicio, difusiones, contactos y metal.

*En el menú FILE damos click en MAKE CIF FILE dentro de esta ventana le damos
click en To CIF.
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*Indico los valores de las coordenadas (X, Y) de acuerdo al archivo CIF.


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4. Presentar el Layout de la puerta NAND, hacer su diagrama de barras Stick, tratar de


conseguir un Layout de dimensiones mínimas. Mostrar y describir las vistas de corte
2D y 3D.

a. El diagrama de barras Stick:

b. El layout de la puerta NAND:


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c. Muestro la simulación para comprobar su funcionamiento:

d. Vista 2D:
- Corte 2D de los transistores PMOS

-Corte 2D de los transistores NMOS


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e. Vista 3D:

- Vemos tanto en la muestra 2D como en la muestra 3D la estructura de la


compuerta NAND, en él se puede ver cómo se posicionan los respectivos sustratos
junto al polysilicio y contactos metálicos sobre los cuáles se polariza Vdd y Vss, lo
mismo se observa la porción de polysilicio que unifica ambos canales del
Transistor Nmos y Pmos que muestran en la entrada A, asi mismo de la entrada B y
en donde se ineyctan las señales de prueba en los canales para poder obtener la
salida del elemento en el contacto metálico en la salida.

f. Mostrando adicionalmente el área:

Con la herramienta MEASURE DISTANCE


observamos que la altura es de 42ʎ y el
ancho es de 52ʎ, tenemos un total de 2184
(ʎ)2, sabemos que ʎ = 0.125 μm, entonces
tenemos un Área = 34.125 (μm)2.
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5. Para circuitos digitales MOS mostrados en las figuras 1, 2, 3. Analizar y determinar la


función lógica de salida de los circuitos. Presentar el Layout como mínimo de DOS
de ellos y corroborar su función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación.

a. Analizando la figura N°1:

*Hacemos la función lógica de salida:

S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

*Haciendo mapa de Karnaugh:

S ln1
00 01 11 10
0 1 1 0 1
ln2
1 0 0 0 1

*Por lo tanto la función nos sale:

𝐹 = 𝑆̅ ̅̅̅̅̅ ̅̅̅̅̅
𝑙𝑛2 + 𝑆𝑙𝑛1
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*Para el caso que S=0, invierte ln2:

*Notamos en la simulación:
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*Para el caso que S=1, invierte ln1:

*Notamos en la simulación:
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* Con la herramienta MEASURE


DISTANCE observamos que la altura
es de 62ʎ y el ancho es de 76ʎ,
tenemos un total de 4712 (ʎ)2,
sabemos que ʎ = 0.125 μm, entonces
tenemos un Área = 73.625 (μm)2.

* El retardo de propagación máximo


para la salida al cambiar de 0 a 1 es
474ps y el retardo de propagación
máximo para la salida al cambiar de 1
a 0 es 13ps, luego la frecuencia
máxima es 1/(474ps) = 2.11 GHz.

b. Analizando la figura N°3:


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*Analizando por tablas:

A B C Cout A B C Cout
0 0 0 0 1 1 1 1
0 1 0 0 0 1 1 1
1 0 0 0 1 0 1 1
1 1 0 1 0 0 1 0
0 0 1 0 1 1 0 1
0 1 0 0 0 1 1 1

*Notamos que si A=1 y B=1 entonces en la salida Cout=1, por otro lado si A=0 y B=0 entonces la salida
Cout=0, también cuando A=0 y B=1 o viceversa si C anterior estaba en 0 entonces la salida Cout = 0,
pero si A=0 y B=1 o viceversa si C anterior estaba en 1 entonces la salida Cout=1.

*Nuestro circuito en el Microwind2 quedaría así:

* Con la herramienta MEASURE DISTANCE observamos que la altura es de 85ʎ y el


ancho es de 160ʎ, tenemos un total de 13600 (ʎ)2, sabemos que ʎ = 0.125 μm,
entonces tenemos un Área = 212.5 (μm)2.

* El retardo de propagación máximo para la salida al cambiar de 0 a 1 es 2454ps y el


retardo de propagación máximo para la salida al cambiar de 1 a 0 es 71ps, luego la
frecuencia máxima es 1/(2454ps) = 0.4 GHz.
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*Notamos en la simulación:

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