MICRO/NANO SISTEMAS ELECTRÓNICOS

MICROELECTRÓNICA

LABORATORIO Nº 2

FAMILIAS LÓGICAS ESTÁTICAS Y DINÁMICAS

1) Diseñar un sumador completo de 1 BIT usando PUERTAS DE PASO (Use dos
transistores en paralelo, tipo N y tipo P).
(Entradas: A, B, C Salidas: SUMA y ACARREO)

2) Diseñar un restador completo de 1 BIT usando PUERTAS DE PASO (Use dos

transistores en paralelo, tipo N y tipo P).
(Entradas: A, B, D Salidas: SUMA y DESBORDE)

3) Diseñar la función dada usando el estilo CMOS estático:

Y = (A+B) (A+C+E) (A+D)

4) Diseñar la función dada usando el estilo CMOS dinámico. Use el DT (*) dado.
____________________
F( X1 , X2 , X3 , X4 ) = (X1 X2 ) + ( X3 X4 )

5) Diseñar F, usando el estilo DCVSL DINÁMICO. Use el DT (*) dado.

F( X1 , X2 , X3) = X1 xor X2 xor X3

6) Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO

CMOS DOMINÓ. Use el DT (*) dado.

G( X1 , X2 , X3 ) = F xor X3 F( X1 , X2 ) = X1 xor X2

7)
En los circuitos mostrados,
las dimensiones W/L se
dan en micras.
Mediante su curva de
transferencia, determinar
los parámetros y explicar
su significado para cada
circuito dado:
VIH , VIL , VT
VOH , VOL , VM

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8) Compruebe la obtención del layout mostrado mediante los grafos de Euler.

Dado su diagrama de STICK

simplificado CMOS estático,
interprete dicho diagrama,
dibuje el circuito
esquemático de transistores y
obtenga la función lógica de
salida.
Verifique mediante su tabla
de funcionamiento.

DT(*): Para los diseños que se piden de tipo lógica dinámica, use un Diagrama de
Tiempos similar al mostrado:
-La frecuencia de operación esta dada por φ. Simular a la más alta frecuencia posible.
- Para la señal φ considerar iguales tiempos de precarga/evaluación.
-Simular considerando las reglas, dadas en clases, para evitar “glitches” en las salidas.
-En la simulación es suficiente verificar con 03 combinaciones de las entradas.
-Usar la opción PULSE para generar las formas de onda de las entradas con respecto a
la señal φ. Como se muestra las entradas cambian cuando φ= 0, no en los flancos.

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PREGUNTAS OBLIGATORIAS

9) En el circuito de la figura y la tabla se define una lógica ternaria (tres niveles de

voltaje): GND (DATA0), Vdd/2 (NULL), Vdd (DATA1).

El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los circuitos
Detec0 y Detec1. A partir del cual se puede implementar puertas lógicas que tendrán
DOS salidas representando el equivalente en lógica ternaria dada en la tabla.

Analizar el funcionamiento de los circuitos y diseñar la implementación en lógica

ternaria de una puerta NOR de 02 entradas ternarias (Ain y Bin) y la salida codificada
en DOS líneas (F0 y F1). Buscar en Internet la tabla de verdad para lógica ternaria.

Hacer el layout correspondiente en la tecnología de L=0.25 micras, considerar para los

transistores MOS con las dimensiones W/L adecuadas (no mínimas necesariamente).
Verificar su funcionamiento mediante la simulación. Vdd puede ser 5V o 2.5V.

10)
El circuito de la figura es un
multiplicador de frecuencia. Si a la
entrada se tiene una señal reloj de
frecuencia f, la salida será 2f.
En la línea de retraso de inversores,
incrementar las dimensiones W/L de
los transistores para usar menos de
CINCO inversores en total.
Se pide diseñar el circuito, hacer el
LAYOUT y verificar la simulación.

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INFORME PREVIO: (6 puntos). Máximo 20 hojas en formato Word.
Escoger las 04 preguntas pares ó las 04 preguntas impares y resolver dichas preguntas.
Hacer el diseño de las preguntas obligatorias.

INFORME FINAL: (12 puntos + 2 por presentación). Máximo 10 hojas impreso.

Realizar los LAYOUT de las preguntas obligatorias.
Realizar el LAYOUT respectivo de las preguntas de las resueltas en el informe previo.
Como mínimo 03 preguntas. Seguir las siguientes indicaciones:

- Se revisara en Laboratorio cada layout y con el informe final impreso.

- Cada LAYOUT se debe realizar de manera manual (full custom).
- Para cada layout, hallar la máxima frecuencia de operación.
- La simulación funcional debe hacerse a igual o menor que la frecuencia MITAD
de la frecuencia MÁXIMA (que es la inversa del retraso máximo).
- Tratar de tener iguales tiempos de subida y bajada para las señales de salida.
- Usar CMOS 0.25 micras ó CMOS 0.12 micras. Fuente de tensión: 5V ó 2.5V.
- Tratar de tener un área total mínima y con transistores de dimensiones mínimas.
- Para facilitar el layout, se puede asumir que en las ENTRADAS ya se disponen
de las variables negadas y no negadas.
- Para los circuitos en lógica dinámica, leer las indicaciones (*).

IMPORTANTE:

Duración: Dos semanas. La primera semana se revisa un avance del 50%.

Los Informes deben enviarse por e-mail el día anterior para proceder a su revisión en
Laboratorio.
Enviar simultáneamente por e-mail (ralarconm@unmsm.edu.pe ramatutti@gmail.com)
el Informe Previo y los archivos MSK.
Poner en ASUNTO: MICROELECTRONICA……….
Se verificará en laboratorio los layouts, es obligatoria la presencia del alumno.
Prohibido copiar los layouts.
Entregar el informe final impreso al INICIO DE CLASE.