Ejemplo: utilizar la memoria de la figura 3.

21 para formar una ROM de 256x16

A0

8 bits Bus de Direcciones

A7

8 bits

ROM 1 256x4

8 bits

ROM 2 256x4

8 bits

ROM 3 256x4

8 bits

ROM 4 256x4

&

4 bits

&

4 bits

&

4 bits

&

4 bits

Bus de control

habilitacin

16 bits

Figura 3.23 Arreglo de ROM de 256x4 Una ROM solo tiene salida de datos, pero una RAM tiene entrada y salida de datos. Para realizar la expansin de la longitud de palabra en una RAM, las entradas y salidas de datos forman el bus de datos. Puesto que las lneas de entrada de datos y las correspondientes lneas de salida de datos deben conectarse juntas, se requieren buffers triestados. La mayora de los CIs RAM proporcionan circuiteria triestado interna. La figura 3.24 ilustra la expansin de la RAM para incrementar la longitud de palabra.

RAM 256 X 8 m bits Bus de Direcciones

RAM 1 256x4

RAM 2 256x4

n bits

Entrada de Datos

Salida de Datos

n bits

n bits

Entrada de Datos

Salida de Datos

n bits

Bus de control
2n bits

Bus de Datos

Figura 3.24: Diagrama a bloques para la expansin de palabra con dos RAMs de 256x4 localidades para formar una RAM de 256x8.

Ejemplo de diseo: convertidor de cdigo

Disear un circuito secuencial de mealy que convierta entre cdigo BCD y cdigo exceso-3. Este circuito suma 3 a un digito BCD comprendido entre el rango de 0 a 9. Tanto la entrada como la salida sern en forma serie, con el bit menos significativo en primer lugar. En la siguiente tabla se incluye una lista de secuencias de entrada y salida permitidas. X Entrada (BCD) t2 t1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 Z Salida (exceso-3) t3 t2 t1 t0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0

t3 0 0 0 0 0 0 0 0 1 1

t0 0 1 0 1 0 1 0 1 0 1

La tabla enumera las entradas y salidas deseadas en los instantes t0, t1, t2, t3. Despus de recibir cuatro entradas, el circuito debe reinicializarse al estado de partida, quedando listo para recibir otro grupo de cuatro entradas. 1.- determinar las relaciones requeridas entre las secuencias de entrada y salida. Si la entrada es 0 en t0, la salida es siempre 1 y si la entrada es 1 la salida es siempre 0; por tanto, no existe ningn conflicto en t0. 2.- en el instante t1, el circuito solo tendr disponibles las entradas recibidas en t1 y t0. No existir ningn conflicto en t1, si la salida en el instante t1 puede determinarse slo a partir de las entradas recibidas en los instantes t1 y t0. Si se ha recibido 00 en t1 y t0, la salida debe ser 1 en t1 en los tres casos en los que 00 aparece en la tabla. Si se ha recibido 01, la salida debe 0 en t1 en los tres casos en los que aparece 01. En las secuencias 10 y 11, las salidas en t1 deben ser 0 y 1, respectivamente. Por tanto, no existe ningn conflicto de salida en t1.

3.- de forma similar, podemos efectuar las comprobaciones necesarias para ver que no existe ningn conflicto en t2 y que en t3 ya estn disponibles las cuatro entradas, por lo que no hay ningn problema.

4.- Construir la tabla de estados

Tiemp o Secuencia entrada Recibida primero) de (LSB Estado presen te Estado siguiente X= 0 X = 1 Salida presente X=0 X=1

t0 t1 t2

t3

Reinicializacin 0 1 00 01 10 11 000 001 010 011 100 101 110 111

A B C D E F G H I J K L M N P

B D E H I J K A A A A A A A A

C F G L M N P A A -

1 1 0 0 1 1 1 0 0 0 0 0 1 1 1

0 0 1 1 0 0 0 1 1 -

5.- REDUCIR LA TABLA: establecer correspondencia entre filas, encontrando que H I J K L Y M N P. Despus de eliminar I, J, K, L, N y P, vemos que E F G y la tabla se reduce a siete filas:
Tiemp o Estado presen te Estado siguiente X= 0 X = 1 Salida presente X=0 X=1

t0 t1 t2
t3

A B C D E H M

B D E H H A A

C E E H M A -

1 1 0 0 1 0 1

0 0 1 1 0 1 -

Un procedimiento alternativo para construir la tabla del punto 4 consiste en comenzar con un diagrama de estados. Este diagrama en particular tiene forma de rbol. Cada camino que parte del estado inicial representa una de las 10 posibles secuencias de entrada. Despus de construir los caminos correspondientes a las secuencias de entrada, podemos escribir las salidas volviendo hacia atrs a lo largo de cada camino. Por ejemplo, comenzando en t3, el camino 0000 tiene las salidas 0011 y el camino 1000 tiene las salidas 1011.

Figura2.1 diagrama de estados para el convertidor de cdigo.

Se necesitan tres biestables para implementar la tabla reducida, ya que hay 7 estados. Utilizando las directrices, debern proporcionarse asignaciones adyacentes a los estados B y C, D y E y H y M, con el fin de simplificar las funciones del estado siguiente, para simplificar la funcin de salida, habr que proporcionar asignaciones adyacentes a los estados (A,B,E y M) y (C,D y H). En el mapa y la tabla de la figura 6.2 se indica una buena asignacin Q+ Estado Salida Q1Q2Q3 para este ejemplo. siguiente presente
X= 0 Q1 Q3Q2 00 01 11 10 0 1 X=1 X=0 X=1

A H M

B C D E

A B C D E H M -

000 100 101 111 110 011 010 001

100 111 110 011 011 000 000 XXX

101 110 110 011 010 000 XXX XXX

1 1 0 0 1 0 1 X

0 0 1 1 0 1 X X

(a) mapa de asignaciones (b) tabla de transiciones

Figura 6.2 mapa de asignaciones y tabla de transiciones para los biestables. Despus de realizar la asignacin de estados, se rellena la tabla de transiciones deacuerdo con dicha asignacin y se construyen los mapas del estado siguiente, como lo indica la figura 6.3. despus se extraen las ecuaciones de entrada para los biestables tipo D de los mapas Q+ .
XQ1 Q2Q3 00 01 11 10 0 01 11 10 Q2Q3 00 01 11 10 XQ1 0 01 11 10

1 X 0 0

1 1 0 0
+ 1 1

1 1 0 0
2

1 X 0 X

0 X 0 0
2

1 1 1 1
+ 2

1 1 1 1
1

0 X 0 X

D =Q =Q
XQ1 Q2Q3 00 01 11 10 0 01 11

D =Q =Q
XQ1 10 Q2Q3 00 01 11 10 0 01 11

10

0 X 0 0
2 3

1 0 1 1
1 3

0 0 1 0
1

1 X 0 X
2

1 X 0 1

1 0 0 1
=
3

0 1 1 0

0 X 1 X
3

D3 = Q = Q Q
3 1

Q + X Q Q + X QQ

X Q +X Q

Figura 6.3 mapas de karnaugh para el convertidor de cdigo.

Q1
D CLK Q Q

Q2
D CLK Q Q

Q3

X
1

D CLK

Figura 6.4 circuito convertidor de cdigo

a) Tabla de estados
Estado presen te Estado siguiente X= 0 X = 1 Salida presente (Z) X=0 X=1

b)Tabla de transiciones
Q1Q2Q3
X= 0 Q+ Estado siguiente X=1 X=0 Z X=1

A B C D E H M

B D E H H A A

C E E H M A -

1 1 0 0 1 0 1

0 0 1 1 0 1 -

A B C D E H M

000 001 010 011 100 101 110

001 011 100 101 101 000 000

010 100 100 101 110 000 -

1 1 0 0 1 0 1

0 0 1 1 0 1 -

X Q1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1

Q2 Q3 Z D1 D2 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 1 1 X X X 0 0 0 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 0 0 0 0 1 1 0 1 1 0 0 1 0 X X X 1 1 X X X C) Tabla de verdad

D3 1 1 0 1 1 0 0 X 0 0 0 1 0 0 X X

x
Q
ROM 16 palabras X 4 bits
+

Z
1

SET

Q1

CLR

Q Q

SET

Q2

CLR

SET

Q3

Reloj

CLR

Figura Implementacin del convertidor de cdigo utilizando una ROM

16.10