Electrnica Digital

Informe de Laboratorio 5 Tema: Maquina secuencial que cuenta de 0 a 5, ascendente, descendente y aleatoria.
Docente: Christian Macas

Integrantes:

PARDO EDWIN ROMERO DIEGO SUAREZ FELIX

2011

I E A

i N

Maquina secuencial que cuenta del 0 al 5, ascendente, descendente y aleatoria. OBJE IVOS Aprender a disear una maquina secuencia segn las condiciones requeridas. Comprobar que el diagrama de estados es la parte fundamental para el diseo de maquinas secuenciales. Comprobar el funcionamiento de los lip -flops como memorias para almacenar un bit. AR O ERI O i es un autmata de estados En la Teora de la computacin , una i finitos donde las salidas estn determinadas por el estado actual nicamente (y no depende directamente de la entrada). El diagrama de estados para una mquina Moore incluir una seal de salida para cada estado. Comparada con la Mquina de Mealy, la cual mapa transiciones en la maquina a salidas. El nombre Moore m i e viene de su promotor: Edward . Moore, un pionero de las edanken-experiments on Sequential mquinas de estados, quien escribi Machines , pp 129 153, Estudios de Autmatas, Anales de los Estudios Matemticos, no. 34, Princeton niversity Press, Princeton, . J., 1956.

Modelo de Moore imple.

La mayora de las electrnicas estn diseadas como sistemas secuenciales sncronos. Los sistemas secuenciales sncronos son una forma restringida de mquinas de Moore donde el estado cambia solo cuando la seal de reloj global cambia. ormalmente el estado actual se almacena en lip-flops, y la seal de reloj global est conectada a la entrada "clock" de los flip -flops. Los sistemas secuenciales sncronos son una manera de resolver problemas de Metastabilidad. na mquina electrnica de Moore tpica incluye una cadena de Lgica combinacional para decodificar el estado actual en salidas (lambda). El instante en e l cual el estado actual cambia, aquellos cambios se propagan a travs de la cadena. y casi instantneamente las salidas cambian (o no cambian). Hay tcnicas de diseo para asegurar que no ocurran errores de corta duracin en las salidas durante el breve periodo mientras esos cambios se estn propagando a travs de la cadena, pero la mayora de los sistemas estn diseados para que los glitches durante el breve tiempo de transicin sean ignorados. Las salidas entonces permanecen igual indefinidamente

(por jemplo, los LEDs perm ece brill tes, l batera permanece conecta a a los motores, etc. , asta que la m quina e Moore cambia e esta o otra ez

Biestables K Es erstil es uno e los tipos e flip-flop mas usa os. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SE , RESE de permanencia de estado. La diferencia est en que el flip-flop -K no tiene condiciones no alidas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto bajo), cu as entradas principales, K, a las que debe el nombre, permiten al ser activadas:
 

: El rabado (set en in ls), puesta a nivel alto de la salida. K: El borrado (reset en in ls), puesta a nivel bajo de la salida.

Si no se activa nin una de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o rabado. A diferencia delbiestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable K que describe su comportamiento es:

Y su tabla de verdad es:

J 0 K 0 Qn 0 Qn+1 0 1 0 1 1 0

0 0 1

0 1 0

1 X X

1 1

1 1

0 1

X=no importa

Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el pr imo flanco de reloj q el estado actual):
J K Q

0 0 q

0 1 0 1 0 1 1 1

Com uerta X o com uerta Exclusiva. La compuerta lgica XOR realiza una comparacin de las entradas siendo el resultado si las entradas son iguales o cuando son diferentes. Debemos prestar atencin para no confundir el funcionamiento porque esperamos que el resultado sea cuando son iguales. Smbolo de la compuerta XOR :

Entrada A 0 0 1 1

Entrada B 0 1 0 1

Salida 0 1 1 0

Com uerta X

Exclusiva
cuando las

La compuerta lgica XNOR , Es llamada compuerta lgica de EQUIVALEN IA, porque su salida es entradas se encuentran en el mismo estado. Su funcin es igual que XOR pero su salida invertida. Smbolo de la compuerta XNOR :

Tabla de verdad de las com uertas "X

Entrada A 0 0

Entrada B 0 1

Salida 1 0

abla de verdad de las compuertas XOR:

1 1

0 1

0 1

Com uerta

En la electrnica digital, no se podran lograr muchas cosas si no existiera la compuerta NO , tambin llamada compuerta inversora. La compuerta NO como la compuerta AND la compuerta OR es mu importante. Esta compuerta entrega en su salida el inverso (opuesto) de la entrada. El smbolo la tabla de verdad son los siguientes:

La salida de una com uerta T tiene el valor inverso al de su entrada. En el caso del grfico anterior la salida X = A Esto significa que: - Si a la entrada tenemos un - Si a la entrada tenemos un EQUIP S Y M TE I LES: Protoboard circuitos integrados 7 7 circuitos integrados 7 circuitos integrados 7 8 circuitos integrados 7 circuito integrado 7 circuito integrado 7 decodificador de 7 segmentos (ctodo comn) 7 displa conmutadores (interruptores de posiciones) resistencias LM able multipar P CEDIMIE T : Analizar el ejercicio las condiciones del mismo. Realizar el diagrama de estados ubicar correctamente la secuencia . Realizar la tabla de verdad con las entradas, los estados, las salidas los verdaderos prximos estados. Simplificar las funciones con mapas de karnaught. Implementar el circuito en Workbench, comprobar que al funcionar cumpla las condiciones que se necesitan .

lgico, a la salida har un lgico a la salida habr un

lgico ... lgico.

Adquirir los elementos que se necesitan para esta prctica e implementarlo en el protoboard.

DES LL DE L P CTIC : Contador de 0 a : # Estados= n= Entradas: X, Y Salidas: R, S,

AB X Y C

=8

00 a f

01 b

11 c

10 d e

0 1

Condiciones: Si X=0 Y=0 = 000-010-100 Si X=0 Y=1 = 101-100-011-010-001-000 Si X=1 Y=0 = 000-001-010-011-100-101 Si X=1 Y=1 = 101-011-001
11/001

10/100

a 000
01/000 10/000 1/001 00/000 00/010

10/000

f 1

010
10/001

00/100 10/100 01/101

01/010

11/101

e 101

01/100

01/011

c 110
11/011

d 100
10/011

10/011

Tabla de verdad:

Est. ctual n Bn Cn 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1

In uts X Y 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1

Prx. Estado n +1 Bn +1 Cn +1 1 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 1 0 0 0 1 X X X X X X X X X X X X 1 0 1 1 1 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 0 1 0 X X X X X X X X X X X X

Verd. Prximo Estado K B KB C KC 1 X 1 X 0 X 0 X 0 X 1 X 0 X 1 X 0 X 0 X 0 X 1 X 0 X 0 X X 1 1 X 0 X X 0 0 X 0 X X 1 1 X 0 X X 1 1 X X 0 0 X 0 X X 1 0 X 1 X X 0 0 X 0 X X 1 1 X X X X X X X X X X X X X X X X X X X X X X X X X X 0 0 X 1 X X 0 1 X 0 X X 0 0 X 1 X X 1 1 X 0 X X 1 0 X X 1 X 0 0 X X 1 X 1 0 X X 0 X 0 0 X X 1 X 0 X 1 1 X X 1 X 0 0 X X 0 X 1 1 X X 1 X 0 0 X X X X X X X X X X X X X X X X X X X X X X X X X

Salidas r s t 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 X X X X X X X X X X X X 0 1 1 0 1 1 0 1 1 0 1 1 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 X X X X X X X X X X X X

Ma as K: BC 00 XY 1 00 01 11 10 0 0 0 01 0 1 1 0 A=0 11 X X X X 10 1 0 0 1 BC 00 XY X 00 01 11 10 X X X 01 X X X X 11 X X X X 10 X X X X JA=CY+BY+BCXY

A=1

BC 00 XY X 00 01 11 10 X X X

01 X X X X

11 X X X X

10 X X X X

BC 00 XY 0 00 01 11 10 0 1 0

01 1 0 0 1

11 X X X X

10 0 1 1 0 KA=CY+BY+CXY

A=0 BC 00 XY 1 00 01 11 10 0 0 1 BC 00 XY 0 00 01 11 10 1 1 0

A=1

01 0 0 0 0

11 X X X X

10 X X X X

01 0 0 0 0

11 X X X X

10 X X X X JB=ACY+ACY JB=C(AY+AY)

A=0 BC 00 XY X 00 01 11 10 X X X BC 00 XY 00 01 11 10 X X X X

A=1

01 X X X X

11 X X X X

10 0 1 1 0

01 X X X X

11 X X X X

10 1 0 0 1 KB=AY+AY

A=0

A=1

BC 00 XY 0 00 00 01 01 11 11 10 10 1 1 0

01 X X X X

11 X X X X

10 0 0 1 0

BC 00 XY 1 00 01 11 10 0 0 1

01 X X X X

11 X X X X

10 1 0 0 0 JC=ABY+AXY+AXY+ABY JC=B(AY+AY)+AXY+AXY JC=B(A+Y)+AXY

A=0

A=1

BC 00 XY X 00 01 11 10 X X X

01 1 0 1 1

11 X X X X

10 X X X X

BC 00 XY X 00 01 11 10 X X X

01 1 1 1 0

11 X X X X

10 X X X X KC=XY+AX+AY

A=0 BC 00 XY 0 00 01 11 10 0 0 0 BC 00 XY 0 00 01 11 10 0 0 0

A=1

01 1 1 1 1

11 X X X X

10 0 0 0 0

01 1 1 1 1

11 X X X X

10 0 0 0 0 r=C

A=0 BC 00 XY 0 00 01 11 10 0 0 0 BC 00 XY 1 00 01 11 10 1 1 1

A=1

01 0 0 0 0

11 X X X X

10 0 0 0 0

01 0 0 0 0

11 X X X X

10 1 1 1 1 s=AC

A=0

A=1

BC 00 XY 0 00 01 01 11 10 10 0 0 0

01 1 1 1 1

11 X X X X

10 1 1 1 1

BC 00 XY 1 00 01 11 10 1 1 1

01 0 0 0 0

11 X X X X

10 0 0 0 0 t=AC+AB+ABC t=A(C+B)+ABC

A=0

A=1

ON

USIONES

Concluimos que la parte fundamental del diseo de maquinas secuenciales es el diagrama de estados de ah el procedimiento es solo procedimiento cotidiano. Las maquinas secuenciales si son de gran ayuda para generar secuencias aleatorias ya que con los circuitos integrados contadores no los podemos implementar. El flip flop si es capa de mantener un bit sin lmite de tiempo, o como vulgarmente se dice memori a un bit.
RE OMEN A IONES

ecomendamos que adems del diagrama de estados debemos tomar en cuenta las simplificaciones con el K-maps debido a que si est mal simplificado no funcionaria la maquina segn nuestro criterio. Conocer las caractersticas tcnicas de los diferentes circuitos integrados. Adems recomendamos colocar la fuente lo mas cercano al generador de la seal de reloj para lograr que la seal se genere lo mas correcta posible.

BIB IOGRAFA
http://es.wikipedia.org/wiki/Biestable#Biestable_JK_.28Jump_Keep.29 http://es.wikipedia.org/wiki/M%C3%A1quina_de_Moore http://www.proyectoelectronico.com/compuertas-logicas/compuertas-logicasxor-xnor.html http://www.unicrom.com/Tut_compuerta_not.asp