Anatomia PC. Kompendium. Wydanie IV

Anatomia PC.
Kompendium. Wydanie IV
Autor: Piotr Metzger
ISBN: 978-83-246-1120-1
Format: A5, stron: 440
Odkryj wszystkie tajemnice komputera

Na czym polega obsuga przerwa?
Jakie s mechanizmy dostpu do pamici konfiguracyjnej?
Jak optymalnie wykorzysta powierzchni dysku?
Anatomia PC. Kompendium. Wydanie IV to kolejna edycja bestsellerowego

podrcznika, zawierajcego najaktualniejsze, wyczerpujce informacje w zakresie
architektury wspczesnych komputerw PC. Ta ksika wprowadzi Ci w tajniki
budowy poszczeglnych elementw komputera od zagadnie podstawowych,
po najbardziej zaawansowane. Jest to wic lektura obowizkowa serwisantw,
administratorw sieci, projektantw urzdze peryferyjnych, zaawansowanych
programistw oraz wszystkich uytkownikw komputerw, ktrzy chcieliby
samodzielnie poradzi sobie z usterkami i rozbudow swojego peceta.
Ksika Anatomia PC. Kompendium. Wydanie IV stanowi kompletne rdo wiedzy,
bdce nieocenion pomoc w przypadku jakichkolwiek problemw z Twoim sprztem.
Dowiesz si z niej wszystkiego o wewntrznej strukturze poszczeglnych komponentw
komputera. Poznasz ich funkcje oraz mechanizmy dziaania, a take zrozumiesz
wszelkie interakcje zachodzce pomidzy nimi. Dziki temu szybko zdiagnozujesz
i usuniesz ewentualne usterki oraz optymalnie dobierzesz podzespoy do rozbudowy
peceta. Staniesz si wiadomym uytkownikiem nowoczesnych technologii, co pozwoli
Ci wykorzystywa maksimum ich moliwoci.
Wydawnictwo Helion
ul. Kociuszki 1c
44-100 Gliwice
tel. 032 230 98 63
e-mail: helion@helion.pl
Mikroprocesory
Architektury komputerw PC
Ukady pamiciowe
Ukady otoczenia procesora
Kana DMA
Magistrale ISA, PCI i AGP, PCI-Express
cza i rne rodzaje pamici
Karty graficzne i dwikowe
Zasilacz
BIOS i jego program konfiguracyjny
Poznaj fascynujce wntrze swojego komputera!
Spis tre!ci
Rozdzia 1. Mikroprocesor ........................................................................11
Przetwarzanie rozkazw ..........................................................................................12
RISC i CISC .....................................................................................................12
Przetwarzanie potokowe ..................................................................................13
Techniki przyspieszania ...................................................................................15
Dost%p do pami%ci ...................................................................................................15
Stronicowanie ...................................................................................................17
Pami%ci podr%czne ...................................................................................................17
Topologie ..........................................................................................................20
Organizacja pami%ci podr%cznej ......................................................................21
Strategie ............................................................................................................22
Pami%+ niezale!na lub wsp"dzielona ..............................................................23
Obs"uga przestrzeni adresowej I/O .........................................................................24
Funkcje kontrolne i steruj$ce ..................................................................................25
Cz%stotliwo#+ taktowania ........................................................................................26
Magistrala FSB: Intel .......................................................................................26
Magistrala FSB: AMD .....................................................................................27
Magistrala HT: AMD .......................................................................................27
Mno!niki ...........................................................................................................27
Blokada mno!nika ............................................................................................27
Cz%stotliwo#+ taktowania mikroprocesora a pozosta"e magistrale ..................28
Zasilanie ...................................................................................................................28
Rozszerzenia ............................................................................................................30
MMX ................................................................................................................30
3DNow! ............................................................................................................33
SSE ...................................................................................................................34
SSE2 .................................................................................................................36
SSE3 .................................................................................................................37
SSSE3 ...............................................................................................................39
Hyper-Threading (HT) .....................................................................................39
Przetwarzanie 64-bitowe .........................................................................................41
Metoda firmy Intel: Itanium .............................................................................42
Metoda firmy AMD: Opteron ..........................................................................44
Przysz"o#+ przetwarzania 64-bitowego ............................................................48
Anatomia PC. Kompendium
Przyk"ady mikroprocesorw ....................................................................................49

Rodzina AMD K10 ..........................................................................................49
Rodzina Intel Core ............................................................................................54
Rozdzia 2. Architektury komputerw PC ..................................................59

Model PC/XT ..........................................................................................................59
Dost%p do pami%ci i przestrzeni wej#cia-wyj#cia ............................................60
Magistrala ISA 8-bitowa ..................................................................................64
Model AT ................................................................................................................66
Procesor 80286 .................................................................................................69
Magistrala ISA 16-bitowa ................................................................................70
Komputery z procesorami 386, 486 i Pentium .......................................................72
EISA .................................................................................................................74
MCA .................................................................................................................76
VESA ................................................................................................................78
PCI, PCI-X i PCI Express ................................................................................79
Rozdzia 3. Uk ady pami"ciowe PC ...........................................................81

Pami%ci dynamiczne ................................................................................................82
Tryb konwencjonalny (Page Mode) .................................................................83
FPM (Fast Page Mode) ....................................................................................83
EDO (Extended Data Out) ...............................................................................84
SDRAM ............................................................................................................85
Modu"y pami%ciowe ................................................................................................88
Modu"y SIMM-30 (SIP) ...................................................................................89
Modu"y SIMM PS/2 .........................................................................................90
Modu"y DIMM 168-pin ...................................................................................91
Od#wie!anie .............................................................................................................96
Wykrywanie b"%dw i ich korekcja .........................................................................98
B"%dy powtarzalne (HE) ...................................................................................99
B"%dy sporadyczne (SE) ...................................................................................99
Kontrola parzysto#ci .........................................................................................99
Kontrola ECC .................................................................................................100
Rozszerzenia PC-66, PC-100, PC-133 ..................................................................100
Oznaczenia modu"w DIMM ................................................................................101
Modu"y buforowane .......................................................................................102
DDR SDRAM ........................................................................................................102
DDR2 SDRAM .....................................................................................................108
Modu"y DIMM DDR2 ...................................................................................109
DDR3 SDRAM ..............................................................................................111
Modu"y DIMM DDR3 ...................................................................................111
Modu"y FB-DIMM .........................................................................................114
Porwnanie parametrw pami%ci ..........................................................................115
Systemy dwukana"owe ...................................................................................116
Rozdzia 4. Uk ady otoczenia procesora ..................................................119

Zakres funkcji ........................................................................................................119
Magistrala FSB ...............................................................................................122
Obs"uga pami%ci operacyjnej i magistrali pami%ciowej ................................125
Okno adresowe wej#cia-wyj#cia ....................................................................125
Uk"ady wsp"pracuj$ce z magistral$ GTL+ i AGTL+ .........................................126
Uk"ady do obs"ugi procesorw AMD ...................................................................137
Rodzina K7 .....................................................................................................139
Rodzina Hammer ............................................................................................139
Spis tre#ci
Wewn%trzne magistrale mi%dzyuk"adowe .............................................................145

PCI ..................................................................................................................146
Hub-Interface/V-Link .....................................................................................147
RapidIO ..........................................................................................................147
HyperTransport (LDT) ...................................................................................149
DMI ................................................................................................................151
Rozdzia 5. Magistrala PCI .....................................................................153

Gniazda magistrali PCI .........................................................................................162
Obs"uga przerwa' ..................................................................................................163
Przerwania zg"aszane komunikatem .....................................................................166
Pami%+ konfiguracyjna urz$dze' PCI ...................................................................166
Identyfikator producenta (Vendor ID) ...........................................................167
Identyfikator urz$dzenia (Device ID) ............................................................167
Rejestr rozkazw (Command) ........................................................................168
Rejestr stanu (Status) ......................................................................................169
Numer wersji urz$dzenia (Revision ID) ........................................................170
Kod klasy urz$dzenia (Class Code) ...............................................................171
Rozmiar linii pami%ci podr%cznej (Cache Line Size) ....................................173
Minimalny czas transmisji (Latency Timer) ..................................................174
Typ nag"wka (Header Type) ........................................................................175
BIST (Build-in Self-test) ................................................................................175
Adres bazowy (Base Address Registers) .......................................................175
Wska&nik CardBus CIS (CardBus CIS Pointer) ............................................177
Dodatkowy identyfikator producenta (Subsystem Vendor ID)
i dodatkowy identyfikator urz$dzenia (Subsystem ID) .............................177
Adres bazowy rozszerzenia ROM (Expansion ROM Base Address) ............178
Wska&nik do listy mo!liwo#ci (Capabilities Pointer) ........................................178
Linia IRQ (Interrupt Line) ..............................................................................179
Linia INT (Interrupt Pin) ................................................................................179
D"ugo#+ transmisji (Min_Gnt) .......................................................................179
Cz%sto#+ (Max_Lat) .......................................................................................179
Mechanizmy dost%pu do pami%ci konfiguracyjnej ...............................................180
Pierwszy mechanizm dost%pu do pami%ci konfiguracyjnej ...........................180
Drugi mechanizm dost%pu do pami%ci konfiguracyjnej ................................181
PCI BIOS ........................................................................................................182
Autokonfiguracja urz$dze' PCI ............................................................................182
Rozwj PCI i inne magistrale ................................................................................182
PCI-32/66 MHz i PCI-64 ...............................................................................183
PCI-X ..............................................................................................................184
PCI Express ....................................................................................................185
Rozdzia 6. Kana DMA ...........................................................................191

Uk"ad scalony 8237A ............................................................................................192
Tryby pracy kontrolera DMA ................................................................................194
Programowanie kontrolerw DMA .......................................................................196
Adresy portw kontrolerw DMA w komputerze IBM PC/XT ...........................197
Sztuczne porty komputera PC/XT ..............................................................197
Adresy portw kontrolerw DMA w komputerze IBM PC/AT ...........................198
Sztuczne porty komputera PC/AT ..............................................................199
Budowa rejestrw wewn%trznych .........................................................................200
Rejestr !$da' (port 009h w PC/XT, 009h i 0D2h w PC/AT) ........................200
Rejestr stanu (port 008h w PC/XT, 008h i 0D0h w PC/AT) .........................200
Rejestr rozkazw (port 008h w PC/XT, 008h i 0D0h w PC/AT) ..................200
Rejestr maski kana"u (port 00Ah w PC/XT, 00Ah i 0D4h w PC/AT) ..........201
Rejestr maskuj$cy (port 00Fh w PC/XT, 00Fh i 0DEh w PC/AT) ...............202

Rejestr trybu (00Bh w PC/XT, 00Bh i 0D6h w PC/AT) ...............................202
Przebieg transmisji ................................................................................................203
Komputery IBM PC i PC/XT .........................................................................203
Komputer IBM PC/AT ...................................................................................204
Rozdzia 7. System obs ugi przerwa$ sprz"towych ...................................207

Uk"ad scalony 8259A (PIC) ..................................................................................209
Cykl przyj%cia zg"oszenia ......................................................................................210
Kaskadowe "$czenie kontrolerw przerwa' ..........................................................211
Fazy obs"ugi przerwa' pochodz$cych od uk"adu Slave .....................................213
Programowanie kontrolera przerwa' ....................................................................214
Inicjowanie pracy uk"adu ...............................................................................214
Polling ....................................................................................................................218
Przerwanie niemaskowalne (NMI) ........................................................................218
Obs"uga przerwa' pochodz$cych z magistral ISA, PCI i AGP ............................219
Kontroler APIC .....................................................................................................223
Strona sprz%towa ............................................................................................223
Obs"uga APIC przez OS .................................................................................226
Przerwania zg"aszane komunikatem .....................................................................230
Rozdzia 8. Obs uga dysku twardego .......................................................233

Budowa kontrolera ................................................................................................233
Fizyczna organizacja danych i formatowanie .......................................................234
Formatowanie niskiego poziomu ...................................................................234
Formatowanie wysokiego poziomu ...............................................................235
Wykrywanie i korekcja b"%dw .............................................................................235
Standard AT-BUS .................................................................................................238
Z"$cze fizyczne ...............................................................................................240
Dost%p CPU do dysku AT-BUS .....................................................................243
Rozszerzenia standardu pierwotnego ....................................................................244
Wzrost pojemno#ci dyskw ...................................................................................246
Ograniczenia pojemno#ci dyskw twardych .................................................247
Obs"uga du!ych dyskw .................................................................................247
Podnoszenie pasma przepustowego magistrali .....................................................248
Tryby PIO .......................................................................................................249
Tryby DMA ....................................................................................................250
Tryb Ultra DMA/33 .......................................................................................251
Tryb Ultra DMA/66 .......................................................................................255
Tryby Ultra ATA/100 i Ultra ATA/133 .........................................................257
Blok informacyjny .................................................................................................257
Realizacja rozkazu Identify Device ...............................................................258
Lista rozkazw .......................................................................................................258
Funkcje oszcz%dno#ciowe .....................................................................................259
System PM ......................................................................................................259
System APM ...................................................................................................261
Serial ATA .............................................................................................................262
Cechy Serial ATA ..........................................................................................263
Tryb kompatybilno#ci i natywny ...................................................................265
Wykorzystanie powierzchni dyskowej .................................................................266
Proces "adowania systemu operacyjnego .......................................................266
MBR i tablica partycji ....................................................................................267
System danych i FSBR ...................................................................................269
Spis tre#ci
Rozdzia 9. Karty graficzne .....................................................................273

Przegl$d kart graficznych ......................................................................................273
Standard VESA .....................................................................................................275
Funkcje BIOS-u obs"uguj$ce karty graficzne .......................................................277
Pami%+ lokalna akceleratorw 2D i 3D .................................................................277
Pami%+ obrazu ................................................................................................278
Bufor Z/W ......................................................................................................279
Pami%+ tekstur ................................................................................................281
Rozmiar pami%ci i organizacja .......................................................................283
Rodzaje pami%ci kart graficznych ..................................................................285
TurboCache i HyperMemory .........................................................................288
RAM-DAC ............................................................................................................288
Dopasowanie monitora do karty ...........................................................................291
Parametry karty ..............................................................................................291
Jako#+ monitora ..............................................................................................293
Monitory ciek"okrystaliczne ...........................................................................295
Kana" informacyjny VESA DDC ...................................................................297
Z"$cza cyfrowe ......................................................................................................298
TMDS .............................................................................................................299
P&D (EVC) ....................................................................................................300
DFP .................................................................................................................300
DVI .................................................................................................................300
HDMI .............................................................................................................303
Rozdzia 10.Magistrala AGP ....................................................................305

Architektura komputera z magistral$ AGP ...........................................................305
Sygna"y magistrali AGP ........................................................................................312
Szyna adresw i danych .................................................................................312
Sygna"y PCI ....................................................................................................312
Sygna"y kontroli przep"ywu ...........................................................................313
Sygna"y obs"ugi !$da' AGP ...........................................................................313
Linie statusowe ...............................................................................................314
Sygna"y kluczuj$ce .........................................................................................314
Sygna"y USB ..................................................................................................314
System zarz$dzania zu!yciem energii ............................................................315
Sygna"y specjalne ...........................................................................................315
Linie zasilaj$ce ...............................................................................................315
AGP w teorii ..........................................................................................................315
Kolejkowanie ..................................................................................................316
Magistrala SBA ..............................................................................................318
GART .............................................................................................................319
DIME ..............................................................................................................319
AGP PRO ..............................................................................................................321
AGP 3.0 .................................................................................................................324
Pasmo przepustowe ........................................................................................324
Poziomy napi%+ ..............................................................................................324
Nowe sygna"y i przedefiniowania ..................................................................325
Sygna"y zegarowe ...........................................................................................325
Transakcje .......................................................................................................327
Pobr pr$du ....................................................................................................328
Zgodno#+ w d" ..............................................................................................328
Przysz"o#+ AGP .....................................................................................................329
Rozdzia 11.%&cze szeregowe ..................................................................331

Asynchroniczna transmisja szeregowa .................................................................331
Uk"ad scalony 8250 ...............................................................................................333
Interfejs RS-232C ..................................................................................................336
Tryb simpleksowy ..........................................................................................339
Tryb p"dupleksowy .......................................................................................339
Tryb dupleksowy ............................................................................................339
Bezpo#rednie programowanie rejestrw UART ...................................................341
Przerwania generowane przez "$cze szeregowe ............................................343
Pr%dko#+ transmisji .........................................................................................346
Sygna"y steruj$ce ............................................................................................346
Rozdzia 12.%&cze rwnoleg e ..................................................................349

Terminologia programu konfiguracyjnego BIOS-u ..............................................351
Tryby podstawowe ................................................................................................352
Tryb standardowy ...........................................................................................352
Tryb p"bajtowy .............................................................................................359
Tryb bajtowy (PS/2) .......................................................................................359
Tryb EPP ........................................................................................................360
Tryb ECP ........................................................................................................363
Realizacja portu rwnoleg"ego w ramach architektury PC ...................................368
Oglne zastosowanie "$cza rwnoleg"ego ............................................................370
Rozdzia 13.Z &cze USB ..........................................................................373

Specyfikacja ...........................................................................................................373
Topologia ...............................................................................................................374
Okablowanie ..........................................................................................................376
Protok" .................................................................................................................378
Pakiety ...................................................................................................................380
Sterowanie w trybach LS/FS (USB 1.1) ...............................................................381
Sterowanie w trybie HS (USB 2.0) .......................................................................383
Urz$dzenia USB ....................................................................................................386
Klawiatury ......................................................................................................386
Myszy .............................................................................................................387
Kontrolery gier ...............................................................................................387
Dyski twarde ...................................................................................................388
Modu"y pami%ci Flash EEPROM ...................................................................388
Nap%dy optyczne ............................................................................................389
Czytniki kart pami%ci i aparaty cyfrowe ........................................................389
Skanery ...........................................................................................................389
Drukarki ..........................................................................................................390
Sieci komputerowe .........................................................................................390
USB 3.0 .................................................................................................................391
Rozdzia 14.Karta d'wi"kowa ..................................................................393

Synteza FM ............................................................................................................394
Synteza WaveTable ...............................................................................................399
Digitalizacja i obrbka cyfrowa (DSP) .................................................................403
Przetworniki ADC i DAC ..............................................................................404
Standard MIDI .......................................................................................................406
Protok" MIDI ................................................................................................407
MIDI a sprz%t ..................................................................................................409
Wyprowadzenia zewn%trzne ..................................................................................410
Sygna"y analogowe i mikser ..........................................................................410
Sygna"y cyfrowe .............................................................................................411
Spis tre#ci
Wykorzystanie zasobw systemowych .................................................................413

Sound on Board wed"ug specyfikacji AC97 ....................................................415
Schemat blokowy systemu AC97 .................................................................416
Intel High Definition Audio ..................................................................................418
Rozdzia 15.Zasilacz ...............................................................................421

Zasilacz standardu ATX ........................................................................................423
Specyfikacja ATX/ATX12V .................................................................................426
Z"$cze zasilaj$ce PCI Express ...............................................................................429
Dobr zasilacza ......................................................................................................429
Zasilacze du!ej mocy ............................................................................................431
ATXGES (AMD) ...........................................................................................432
EPS12V (Intel) ...............................................................................................432
Rozdzia 16.BIOS i jego program konfiguracyjny .......................................435

Organizacja systemu bezpiecze'stwa ...................................................................436
Mo!liwo#ci omijania systemu bezpiecze'stwa .............................................437
System ochrony przed wirusami atakuj$cymi boot-sektor ...................................441
System "adowania warto#ci predefiniowanych .....................................................441
Mechanizm opuszczania programu konfiguracyjnego .........................................442
Oglna konstrukcja blokowa .................................................................................442
Programy pseudokonfiguracyjne BIOS-u .............................................................443
Nowe trendy w programach BIOS ........................................................................443
Obrazki w BIOS-ie .........................................................................................444
Podwjny BIOS ..............................................................................................444
POST on Board ..............................................................................................445
Voice Diagnostic ............................................................................................445
Auto-Overclocking .........................................................................................445
Skorowidz ............................................................................447
Rozdzia 2.
Architektury
komputerw PC
Architektura komputerw PC przesz"a d"ug$ drog% rozwoju, a patrz$c z dzisiejszej perspektywy, wydaje si%, i! nigdy nie b%dzie mia" on ko'ca. Mo!e w"a#nie dzi%ki zdolno#ci
do adaptacji i wiecznej gotowo#ci do wszelkich zmian przetrwa"a w swych oglnych zarysach do dnia dzisiejszego. Wyniki prac badawczo-rozwojowych nad optymalizacj$ architektury stanowi$ przy okazji jeden z g"wnych czynnikw wp"ywaj$cych na rozwj wielu
dziedzin pokrewnych.
Model PC/XT
B%d$cy pierwowzorem dla modelu XT mikrokomputer IBM PC by" konstrukcj$ o#miobitow$. Dzisiaj ma on znaczenie wy"$cznie historyczne, tak i! w zasadzie nie powinni#my
si% nim wi%cej zajmowa+. Mimo to wiele rozwi$za' przyj%tych w modelu XT nie r!ni si%
w sposb istotny od stosowanych po dzie' dzisiejszy w najnowszych modelach PC/AT.
Proces #ledzenia etapw rozwojowych w tej dziedzinie rozpoczniemy wi%c od modelu XT.
W komputerach tej rodziny instalowano procesory 8086 i 8088 (w oryginalnym IBM
PC/XT zastosowano procesor 8088; niektre konstrukcje kompatybilne uzyskiwa"y wi%ksz$
pr%dko#+ przetwarzania dzi%ki zastosowaniu w pe"ni 16-bitowego uk"adu 8086). W zakresie zestawu rozkazw i trybw adresowania oba uk"ady s$ w pe"ni zgodne. Oba przetwarzaj$ dane 16-bitowe, a r!nica tkwi w szeroko#ci magistrali danych wyprowadzanej na
zewn$trz uk"adu. Procesor 8088 wyprowadza jedynie osiem bitw, chocia! operuje na
szesnastu. Ka!da operacja dost%pu do dwubajtowego s"owa wykonywana jest w dwch
etapach. Przyk"adowe polecenie przes"ania 16-bitowego s"owa z pami%ci do akumulatora
AX rozpisywane jest przez sprz%t w niewidoczny dla oprogramowania sposb na dwie
elementarne operacje jednobajtowe. Dokonywane s$ one na rejestrach AH i AL i to niezale!nie od tego, czy dotycz$ one parzystego czy nieparzystego adresu w pami%ci.
60
Nast%pn$ r!nic% w stosunku do procesora 8086 stanowi zredukowana do 4 bajtw d"ugo#+ kolejki rozkazw. Kolejka ta jest uzupe"niana jednocze#nie z wykonywaniem rozkazu
(je#li aktualnie wykonywany rozkaz nie wymaga dost%pu do magistrali) ju! przy ubytku
jednego bajta (dla porwnania, w 8086 pocz$wszy od dwch bajtw). Czas dost%pu do
bajtu pami%ci wynosi cztery cykle zegarowe. Mo!e si% wi%c zdarzy+, !e kolejka wype"niona
rozkazami nie wymagaj$cymi argumentw pobieranych z pami%ci (na przyk"ad clc, ror,
sti) wyczerpie si% szybciej ni! nast$pi jej uzupe"nienie. Stanowi to dodatkowe ograniczenie w pracy procesora.
Dost"p do pami"ci i przestrzeni wej#cia-wyj#cia

Procesory serii 80x86 mog$ obs"ugiwa+ dwie niezale!ne fizyczne przestrzenie adresowe.
Obie z nich adresowane s$ poprzez t% sam$ systemow$ magistral% adresow$, a wymiana
danych mi%dzy nimi a procesorem przebiega t$ sam$ magistral$ danych.
Pierwszy z omawianych obszarw stanowi pami=U operacyjn9. Mo!na si% do niego odwo"ywa+, u!ywaj$c przyk"adowo rozkazu mov x,y (gdzie x i y mog$ okre#la+ adres w pami%ci
lub jeden z rejestrw procesora). Drugi obszar okre#lany jest mianem przestrzeni wej>cia-wyj>cia (I/O, Input/Output). Mo!na si% zwraca+ do niego za pomoc$ rozkazw in
a,port i out port,a. port symbolizuje lokalizacj% w przestrzeni adresowej wej#cia-wyj#cia,
za# a jest akumulatorem, czyli jednym z rejestrw procesora. Rozkazy z grupy mov dopuszczaj$ u!ycie jako argumentu w zasadzie dowolnego rejestru procesora (z niewielkimi wyj$tkami, na przyk"ad niedozwolone s$ przes"ania pomi%dzy rejestrami segmentowymi).
W przeciwie'stwie do nich, rozkazy in i out akceptuj$ wy"$cznie akumulator AX dla
portw 16-bitowych lub AL dla portw 8-bitowych. O tym, ktry z tych dwch obszarw
zostanie wybrany i jaki b%dzie kierunek przekazywania informacji (do czy od CPU),
decyduj$ sygna"y systemowej magistrali steruj$cej:
IOWC zapis do przestrzeni wej#cia-wyj#cia,
IORC
odczyt z przestrzeni wej#cia-wyj#cia,
MRDC odczyt z pami%ci,

MWDC zapis do pami%ci.
20 linii adresowych procesora 8086 umo!liwia dost%p do przestrzeni adresowej o wielko#ci
1 MB. Zastosowany w 8086 mechanizm adresowania wykorzystuje tzw. segmentacj=.
20-bitowy adres fizyczny sk"ada si% z 16-bitowego adresu segmentu (Segment Address)
zapisanego w jednym z rejestrw segmentowych procesora (CS, DS, ES lub SS) i 16-bitowego przemieszczenia wewn$trz segmentu (Offset Address) zapisanego w jednym z pozosta"ych rejestrw1.
Nie wszystkie rejestry procesora 8086 mog$ by+ u!yte do adresowania pami%ci. Nie da si% w tym
celu wykorzysta+ rejestrw AX, CX i DX.
Rozdzia 2.
61
Bezpo#redni$ konsekwencj$ przyj%tego sposobu adresowania jest logiczny podzia" pami%ci

na segmenty o wielko#ci do 65536 bajtw, natomiast najistotniejsz$ konsekwencj$ po#redni$ mo!liwo#+ relokacji kodu z dok"adno#ci$ do 16 bajtw (minimalna r!nica pomi%dzy pocz$tkami dwch r!nych segmentw). Sposb tworzenia adresu fizycznego na podstawie zapisanego w odpowiednich rejestrach adresu logicznego (w postaci segment:offset)
przedstawia rysunek 2.1.
Rysunek 2.1.
Sposb tworzenia
adresu fizycznego
Procesor 8086 mo!e zaadresowa+ 65 536 portw jednobajtowych lub 32 768 portw dwubajtowych (albo ich kombinacj% nie przekraczaj$c$ "$cznie rozmiarw segmentu, tj. 64 KB).
Uk"ady dekoderw adresowych p"yty g"wnej ograniczaj$ jednak ten obszar do 1024 bajtw, tj. adresw 000h 3FFh, przy zachowaniu mo!liwo#ci koegzystencji portw 8- i 16-bitowych.
Porty przestrzeni adresowej wej#cia-wyj#cia stanowi$ swego rodzaju bramy, przez ktre
procesor widzi rejestry wewn%trzne r!nych urz$dze'. Urz$dzenia te s$ na og" wyspecjalizowanymi sterownikami zawieraj$cymi mniej lub bardziej rozbudowan$ list% polece' przyjmowanych przez jeden z portw. Stan, w jakim znajduje si% dany sterownik,
obrazowany jest zwykle poprzez zawarto#+ tzw. rejestru statusowego (dost%pnego te!
przez jeden z portw). Rwnie! sam transport danych do i z urz$dzenia mo!e odbywa+ si%
poprzez porty, ale mechanizm ten nie jest zbyt wydajny.
Procesor uzyskuje dzi%ki temu mo!liwo#+ programowania r!nych uk"adw peryferyjnych
za pomoc$ instrukcji out. Jest rwnie! mo!liwe sprawdzanie stanu urz$dzenia przez
pobranie zawarto#ci jego rejestru statusowego instrukcj$ in.
Pozosta e elementy architektury XT

Centralnym punktem tego komputera by" oczywi#cie procesor 8086 lub 8088. P"yta g"wna
XT by"a przystosowana do instalacji koprocesora arytmetycznego 8087. W niektrych
p&niejszych modelach PC/XT stosowane by"y procesory V20 i V30 firmy NEC, b%d$ce
rozbudowanymi wersjami 8088 i 8086.
G"wny zegar taktuj$cy (4,77 MHz) wykorzystywa" sygna" 14,3181 MHz generowany
w uk"adzie 8284 (po podziale przez 3). Nowsze modele XT odbiega"y od tego rozwi$zania
i korzysta"y z bezpo#redniego generatora o cz%stotliwo#ci si%gaj$cej 12 MHz. Wszystkie
62
pozosta"e elementy p"yty g"wnej XT kontaktuj$ si% z procesorem poprzez magistrale

przedstawione na rysunku 2.2:
Rysunek 2.2.
Schemat blokowy
komputera XT
Magistral= lokaln9, obejmuj$c$ 16-bitow$ szyn% danych i 20-bitow$ szyn% adresow$

procesora 8086.
Magistral= systemow9, sprz%!on$ z magistral$ lokaln$ poprzez rejestry zatrzaskowe
sterowane sygna"em ALE. Wszystkie 20 bitw adresu oraz 8 bitw systemowej
magistrali danych wyprowadzone s$ do gniazd rozszerzaj$cych. Magistrala
systemowa dostarcza te! zestawy sygna"w steruj$cych, takich jak ~IOR, ~IOW,
~MEMR, ~MEMW, IRQn, DRQn, ~DACKn itd.
Magistral= X, komunikuj$c$ si% z pami%ci$ ROM zawieraj$c$ systemowy BIOS
(ale nie z rozszerzeniami BIOS na kartach) oraz z portami uk"adw na p"ycie g"wnej.
Magistral= pami=ciow9, ktra "$czy szyny systemowe z obwodami pami%ci
dynamicznej poprzez uk"ady adresowania wierszy i kolumn pami%ci.
Magistral= zewn=trzn9, ktra stanowi wyprowadzenie 20-bitowej systemowej szyny
adresowej, 8-bitowej szyny danych i wi%kszo#ci sygna"w systemowej szyny
steruj$cej.
Powy!sze magistrale "$cz$ procesor z nast%puj$cymi elementami:
RAM dynamiczn$ pami%ci$ operacyjn$;
ROM pami%ci$ sta"$ zawieraj$c$ procedury inicjalizuj$ce (wykonywane
w momencie w"$czenia komputera) oraz BIOS (Basic Input/Output System),
stanowi$cy zestaw podstawowych procedur obs"ugi urz$dze' wej#cia i wyj#cia;
Rozdzia 2.
63
2
8259A 8-kana"owym kontrolerem przerwa' sprz%towych o nast%puj$cym

przyporz$dkowaniu:
Linia IRQ
Wektor(A)
Urz&dzenie
08h
Zegar systemowy (kana" 0 generatora 8253)
09h
Klawiatura
0Ah
Zarezerwowane
0Bh
COM2
0Ch
COM1
0Dh
Kontroler dysku twardego
0Eh
Kontroler nap%du dyskw elastycznych
0Fh
LPT1
(A)
Wektor oznacza numer indeksu wskazuj$cego adres procedury obs"ugi danego przerwania
umieszczony w tzw. tablicy wektorw przerwa_. Tablica ta znajduje si% w pami%ci w obszarze
00000h 003FFh i zawiera czterobajtowe pozycje reprezentuj$ce kolejne adresy.
8253 programowanym uk"adem czasowym zawieraj$cym trzy niezale!ne liczniki

o nast%puj$cym przyporz$dkowaniu:
Licznik
Przeznaczenie
Implementacja zegara systemowego poprzez okresowe wywo"ywanie IRQ0
Od#wie!anie pami%ci
Obs"uga g"o#nika
8237A kontrolerem DMA (Direct Memory Access), ktry implementuje wirtualny

kana" "$cz$cy uk"ady wej#cia-wyj#cia z pami%ci$ i pracuje bez udzia"u procesora.
Uk"ad dysponuje czterema kana"ami:
Kana
Przeznaczenie
Uk"ad od#wie!ania pami%ci
~$cze synchroniczne SDLC (Synchronous Data Link Control standard

"$cza synchronicznego firmy IBM)
Do grupy przerwa' sprz%towych nale!y rwnie! przerwanie niemaskowalne (NMI), chocia! nie
jest ono obs"ugiwane przez !aden z kontrolerw 8259A.
64
8255 programowanym interfejsem PPI (Programmable Peripheral Interface),

obs"uguj$cym nast%puj$ce urz$dzenia:
klawiatur%,
prze"$czniki pami%ci konfiguracji (Configuration Switches),
w"$czanie i wy"$czanie g"o#nika,
sterowanie nap%dem pami%ci kasetowej.
Wi%kszo#+ elementw architektury XT zlokalizowanych jest na p"ycie g"wnej, a niektre
umieszczone s$ na kartach rozszerze' (sterowniki dyskw, "$czy szeregowych i rwnoleg"ych). Wszystkie uk"ady maj$ #ci#le okre#lone obszary adresowe w przestrzeni wej#cia-wyj#cia, w ktrej widoczne s$ ich rejestry steruj$ce.
Magistrala ISA 8-bitowa

Zewn%trzna magistrala architektury PC/XT jest o#miobitowa. Komputery tej klasy wyposa!ane by"y w umieszczone na p"ycie g"wnej 62-ko'cwkowe gniazda rozszerzaj$ce
(Expansion Slots) (rysunek 2.3). Liczba tych gniazd nie by"a jednoznacznie okre#lona
i zale!a"a od modelu p"yty; standardowym rozwi$zaniem przyj%tym w modelu IBM PC/XT
by" monta! 8 gniazd na karty rozszerzaj$ce. W gniazdach tych mo!na by"o umieszcza+ karty
8-bitowe (tzw. krtkie), charakteryzuj$ce si% pojedynczym z"$czem grzebieniowym.
Rysunek 2.3.
Gniazdo 8-bitowej
magistrali zewn=trznej
Rozdzia 2.
65
Teoretycznie jest ca"kowicie oboj%tne, w ktrym z gniazd umieszczona zosta"a dana karta,
bowiem wszystkie wyprowadzenia po"$czone by"y rwnolegle (wyj$tek stanowi"o z"$cze
J8 w starszych modelach XT). Niektre karty umieszczone zbyt blisko siebie mog"y wzajemnie zak"ca+ swoj$ prac%. Uwaga ta nie straci"a aktualno#ci do dnia dzisiejszego, chocia!
odnosi si% obecnie raczej do magistrali PCI.
Krtki opis sygna"w 8-bitowej magistrali ISA przedstawia poni!sze zestawienie:
5 V, 12 V
Komplet napi%+ zasilaj$cych, z ktrych mog$ korzysta+ karty

rozszerze'.
GND
Masa zasilania.
OSC
Sygna" zegara systemowego 14,318180 MHz; ten sam sygna",

po podzieleniu cz%stotliwo#ci przez 3, otrzymuje procesor.
IRQ2 IRQ7
Interrupt Request linie zg"osze' przerwa' sprz%towych. Kana"y

0 (zegar systemowy) i 1 (klawiatura) obs"uguj$ urz$dzenia
zainstalowane na p"ycie g"wnej, tak wi%c nie zosta"y
wyprowadzone.
DRQ1 DRQ3 DMA Request linie zg"osze' !$dania przydzia"u kana"u 1, 2 lub
3 DMA. Kana" 0 DMA jest ju! zaj%ty (obs"uguje od#wie!anie
pami%ci), nie zosta" wi%c wyprowadzony.
~DACK1
~DACK3
DMA Acknowledge odpowiadaj$ce liniom DRQn linie

potwierdzenia przyj%cia !$dania obs"ugi kana"em DMA.
~DACK0
Sygna", ktry mo!e by+ wykorzystany przez karty posiadaj$ce

w"asn$ pami%+ dynamiczn$ do jej od#wie!ania. Pojawia si%
on rwnolegle z odbywaj$cymi si% z udzia"em kana"u 0 DMA
cyklami od#wie!ania pami%ci na p"ycie g"wnej.
~IOR
I/O Read sygna" ten przyjmuje poziom niski (aktywny) w chwili

wystawienia przez procesor lub kontroler DMA !$dania dost%pu
do przestrzeni adresowej wej#cia-wyj#cia w celu odczytu.
~IOW
I/O Write sygna" ten przyjmuje poziom niski (aktywny) w chwili

wystawienia przez procesor lub kontroler DMA !$dania dost%pu
do przestrzeni adresowej wej#cia-wyj#cia w celu zapisu.
~MEMR
Memory Read sygna" ten przyjmuje poziom niski (aktywny)

w chwili wystawienia przez procesor lub kontroler DMA !$dania
dost%pu do przestrzeni adresowej pami%ci w celu odczytu.
~MEMW
Memory Write sygna" ten przyjmuje poziom niski (aktywny)

w chwili wystawienia przez procesor lub kontroler DMA !$dania
dost%pu do przestrzeni adresowej pami%ci w celu zapisu.
RESET
Przekazuje kartom rozszerze' sygna" generowany na p"ycie

po naci#ni%ciu przycisku RESET.
66
A0 A19
20-bitowa magistrala adresowa komputera. Stan linii A0 A19

odzwierciedla stan wyprowadze' A0 A19 procesora 8086/8088
lub jest wytwarzany przez uk"ad kontrolera DMA.
D7 D0
Dwukierunkowa, o#miobitowa magistrala danych.
ALE
Address Latch Enable sygna" wytwarzany przez kontroler

magistrali 8288; informuje o ustabilizowaniu adresu na magistrali
adresowej, co jest jednocze#nie poleceniem dla uk"adw kart
rozszerze', !e nale!y podj$+ dekodowanie adresu i prb%
dopasowania go do w"asnej przestrzeni adresowej.
I/O CHRDY
I/O Channel Ready poziom sygna"u na tej linii sprawdzany

jest przez procesor lub kontroler DMA w ka!dym cyklu dost%pu
do urz$dze' wej#cia-wyj#cia. Powolne uk"ady peryferyjne mog$
w ten sposb sygnalizowa+ konieczno#+ wprowadzenia przez
urz$dzenie !$daj$ce dost%pu (tj. procesor lub kontroler DMA)
tzw. cykli oczekiwania, czyli dodatkowych, pustych cykli
zegarowych (Wait States) w oczekiwaniu na dane. Poziom
logicznej 1 oznacza gotowo#+ urz$dzenia, logiczne 0 wymusza
oczekiwanie.
~I/O CHK
I/O Channel Check uk"ady zamontowane na kartach rozszerze'

mog$ t$ drog$ zg"asza+ p"ycie g"wnej swoje niedomagania
wykluczaj$ce je z dalszej pracy. Sygna" aktywny (tj. zero logiczne)
powoduje wygenerowanie przerwania 2 (INT 2), a wi%c
uruchomienie takiej samej akcji, jak w przypadku b"%du parzysto#ci
pami%ci na p"ycie (wy#wietlenie odpowiedniego komunikatu
i zatrzymanie systemu).
AEN
Wysoki poziom logiczny na tej linii oznacza, !e kontroler DMA

przej$" kontrol% nad magistralami systemowymi (ko'cwki
procesora znajduj$ si% w stanie wysokiej impedancji).
T/C
Terminal Count sygna" generowany przez kontroler DMA.

Wskazuje na zako'czenie cyklu dost%pu DMA (wykonanie
zaprogramowanej liczby transmisji).
Karty rozszerze' s$ niezmiernie wa!nym elementem architektury komputera. Zapewniaj$

one w zasadzie nieograniczon$ elastyczno#+ w projektowaniu urz$dze' peryferyjnych,
ktre z punktu widzenia oprogramowania b%d$ si% zachowywa"y tak, jak gdyby znajdowa"y si% na p"ycie g"wnej.
Model AT
Na p"ycie g"wnej komputerw AT mo!na by"o znale&+ oprcz procesora ju! tylko kilka
uk"adw scalonych wysokiej skali integracji. Nie oznacza"o to bynajmniej, !e nast$pi"y
jakie# gruntowne zmiany w stosunku do architektury pierwowzoru, w ktrym mo!na by"o
Rozdzia 2.
67
jednoznacznie zlokalizowa+ wszystkie charakterystyczne uk"ady scalone. Podwy!szenie

skali integracji by"o zabiegiem technologicznym i nie narusza"o w !aden sposb pe"nej
zgodno#ci funkcjonalnej elementw systemu.
W modelu AT wprowadzono oczywi#cie pewne unowocze#nienia inaczej nie mo!na
by przecie! mwi+ o nowym modelu. Oto oglna sylwetka architektury AT, okre#lanej
te! mianem ISA (Industry Standard Architecture):
Procesor otrzymuje sygna" taktuj$cy z uk"adu 82284, b%d$cego nast%pc$ 8284
(stosowanego z procesorami 8086/8088). Procesory 80286 w pierwszych modelach
AT taktowane by"y sygna"em 6 MHz. P&niej na rynku znalaz"y si% uk"ady scalone
80286 produkcji firmy Harris, daj$ce si% taktowa+ zegarem 25 MHz. Do wy!szej
cz%stotliwo#ci zegarowej musia"y zosta+ przystosowane rwnie! inne elementy
architektury, a nie tylko sam procesor.
24-bitowa magistrala adresowa komputera AT pokrywa przestrze' adresow$
do 16 MB, co jednak wymaga oprogramowania wykorzystuj$cego tzw. chroniony
tryb pracy procesora (Protected Mode). W zgodnym z 8086/8088 trybie rzeczywistym
(Real Mode) wykorzystanych jest tylko 20 linii adresowych.
Do wsp"pracy z uk"adem 80286 przewidziano koprocesor arytmetyczny 80287,
dla ktrego zamontowano dodatkow$ podstawk% na p"ycie g"wnej.
W modelu AT mo!emy wyr!ni+ nast%puj$ce magistrale:
Magistral' lokaln? (24 linie adresowe i 16 linii danych) po"$czon$ bezpo#rednio
z procesorem.
Poprzez zastosowanie rejestrw zatrzaskowych uzyskuje si% ustabilizowan$
magistral' systemow?. Stanowi ona kopi% cz%#ci magistrali lokalnej (kompletna
szyna danych plus linie adresowe A0 A19).
Magistrala X obs"uguje komunikacj% z ROM-BIOS oraz z portami uk"adw
umieszczonych na p"ycie g"wnej (ale nie z rozszerzeniami BIOS na kartach).
Linie magistrali systemowej z obwodami pami%ci dynamicznej (poprzez uk"ady
adresowania wierszy i kolumn pami%ci) "$czy magistrala pami'ciowa.
Magistrala L wyprowadza linie A17 A23 magistrali lokalnej do gniazd
rozszerzaj$cych (tj. magistrali zewn%trznej).
Magistrala zewn'trzna, ktra stanowi wyprowadzenie 24-bitowej systemowej
szyny adresowej, 16-bitowej szyny danych i wi%kszo#ci sygna"w systemowej
szyny steruj$cej.
Jedynymi uk"adami mog$cymi przej$+ pe"n$ kontrol% nad magistralami systemowymi
(tzn. inicjowa+ transmisj% i decydowa+ o jej kierunku) s$ procesor i kontroler DMA. Przywileju tego nie ma !aden inny procesor zamontowany na karcie rozszerze'. Magistrala
zewn%trzna wyprowadza co prawda sygna" ~MASTER, ale procedura przej%cia sterowania
rozpoczyna si% od wymiany sygna"w uzgodnienia z kontrolerem DMA, ktry to dopiero
od"$cza procesor systemowy od magistral.
68
Dla zwi%kszenia liczby kana"w IRQ (linii przyjmuj$cych zg"oszenia przerwa'

sprz%towych) wprowadzony zosta" drugi uk"ad 8259A (Slave). Jest on pod"$czony
do jednego z wej#+ uk"adu g"wnego (Master). Komputer AT dysponuje dzi%ki
temu 15 kana"ami IRQ o nast%puj$cym przyporz$dkowaniu:
Wektor(A)
Urz&dzenie
08h
Zegar systemowy
09h
Klawiatura
0Ah
Wyj#cie kaskadowe do uk"adu Slave
0Bh
COM2
0Ch
COM1
0Dh
LPT2
0Eh
0Fh
LPT1
70h
Zegar czasu rzeczywistego
71h
Wywo"uje przerwanie IRQ2
10
72h
Zarezerwowane
11
73h
Zarezerwowane
12
74h
Zarezerwowane
13
75h
Koprocesor arytmetyczny
14
76h
15
77h
Zarezerwowane
Linia IRQ
(A)
Wektor oznacza numer indeksu wskazuj$cego adres procedury obs"ugi danego przerwania
umieszczony w tzw. tablicy wektorw przerwa_. Tablica ta znajduje si% w pami%ci w obszarze
00000h 003FFh i zawiera czterobajtowe pozycje reprezentuj$ce kolejne adresy.
Do grupy przerwa' sprz%towych nale!y te! przerwanie niemaskowalne (NMI),

ktre nie jest jednak obs"ugiwane przez !aden z kontrolerw 8259A.
System DMA tak!e otrzyma" dodatkowe wsparcie w postaci drugiego uk"adu
scalonego 8237A zainstalowanego dla potrzeb transmisji 16-bitowych. Kana"y DMA
zosta"y przydzielone w nast%puj$cy sposb:
Kana
Szeroko#@ w bitach
Przeznaczenie
Zarezerwowany
Uk"ad transmisji synchronicznej SDLC
Zarezerwowany
Kaskada
16
Zarezerwowany
Rozdzia 2.
69
Kana
Szeroko#@ w bitach
Przeznaczenie
16
Zarezerwowany
16
Zarezerwowany
Programowalny uk"ad czasowy 8253 zosta" zast$piony unowocze#nionym modelem

8254, ktrego trzy niezale!ne kana"y obs"uguj$ nast%puj$ce urz$dzenia:
Kana
Przeznaczenie
Generacja sygna"u IRQ0 (zegar systemowy)
Od#wie!anie pami%ci
Obs"uga g"o#nika
Zrezygnowano z us"ug wi%kszo#ci mikroprze"$cznikw (DIP) dla ustalania

parametrw konfiguracyjnych systemu. Ich miejsce zaj%"a podtrzymywana bateryjnie
pami%+ CMOS (uk"ad scalony MC146818). Przy okazji tych zmian wprowadzony
zosta" zegar czasu rzeczywistego, pracuj$cy rwnie! przy wy"$czonym komputerze
(podtrzymywanie bateryjne). W modelu XT zegar pracowa" tylko od w"$czenia
do wy"$czenia komputera.
Magistrala zewn%trzna otrzyma"a dost%p do wszystkich 16 bitw systemowej szyny
danych oraz wzbogacona zosta"a o kilka nowych sygna"w steruj$cych.
Do wszystkich uk"adw scalonych stanowi$cych sk"adowe systemu mo!na si% odwo"ywa+
przez porty umieszczone w przestrzeni adresowej wej#cia-wyj#cia.
Procesor 80286
Pod wzgl%dem budowy wewn%trznej procesor 80286 nie r!ni si% w istotny sposb od
swego poprzednika. Nowo#ci$ jest jedynie wprowadzenie tzw. chronionego trybu pracy
(Protected Mode). Jego istota polega na implementacji sprz%towej kontroli dost%pu do
okre#lonych obszarw pami%ci. Mechanizmy te znajduj$ zastosowanie w pracy wielozadaniowych systemw operacyjnych.
Uk"ad 80286 dysponuje specjalnym, dodatkowym zestawem rozkazw przeznaczonych
do obs"ugi tego trybu pracy. Poza nim (tj. w trybie rzeczywistym Real Mode) procesor
nadal dysponuje list$ rozkazw zgodn$ z 8086, ale poszerzon$ o kilka nowych polece'.
Nie mog"y by+ one jednak wykorzystane w aplikacjach zachowuj$cych zgodno#+ w d"
do poziomu XT.
Poszerzona do 24 bitw magistrala adresowa pokrywa"a przestrze' 16 MB. Z obszaru tego
mo!na by"o jednak korzysta+ wy"$cznie w trybie chronionym. W trybie rzeczywistym
trzeba si% by"o zadowoli+ zakresem adresowania zgodnym z 8086, tj. 1 MB. Sposb generacji adresu fizycznego pozosta" bez zmian. W trybie rzeczywistym 80286 zachowywa" si%
po prostu jak szybki 8086. Na zwi%kszenie efektywnej szybko#ci przetwarzania mia"o
wp"yw nie tylko podniesienie cz%stotliwo#ci taktuj$cej (standardowo do 6, 8 lub 12 MHz,
70
w skrajnym przypadku do 25 MHz), ale rwnie! poprawki w konstrukcji wewn%trznej

procesora oraz zmodyfikowana obs"uga magistrali.
Obszar przestrzeni adresowej dla urz$dze' wej#cia-wyj#cia jest zgodny z mo!liwo#ciami procesora 8086; teoretycznie mo!na obs"u!y+ 64 K portw 8-bitowych o adresach
0 65535, 32 K portw 16-bitowych o parzystych adresach 0, 2, 4, , 65534 lub ich
kombinacje w zakresie do 64 K. Podobnie jednak jak w modelu XT, wbudowany w p"yt%
dekoder adresw wej#cia-wyj#cia rozpoznaje tylko 1024 z nich s$ to porty ulokowane
w zakresie 0 1023 (000h 3FFh).
Uk"ad 8086 mia" mo!liwo#+ samodzielnego wytwarzania sygna"w sterowania magistral$,
co umo!liwia"o rezygnacj% z udzia"u kontrolera 8288. Procesor 80286 nie ma takiej mo!liwo#ci i musi wsp"pracowa+ z odpowiadaj$cym mu kontrolerem magistrali 80288.
Magistrala ISA 16-bitowa

Podobnie jak w modelu PC/XT, wi%ksza cz%#+ sygna"w magistrali systemowej wyprowadzona jest do gniazd, w ktrych mo!na umieszcza+ karty rozszerze'. W przypadku
architektury AT magistrala zewn%trzna jest ju! jednak 16-bitowa. Gniazda rozszerzaj$ce
(rysunek 2.4) podzielone s$ na dwie cz%#ci; pierwsza, 62-stykowa, jest zgodna (z wyj$tkiem sygna"w 0WS i REF) z 8-bitow$ magistral$ XT, druga stanowi jej 36-stykowe
uzupe"nienie.
P"yty g"wne komputerw AT mia"y na og" kilka z"$czy 16-bitowych i jedno lub dwa
8-bitowe. Poni!ej omwione zostan$ dodatkowe linie rozszerzaj$ce. Znaczenie pozosta"ych
sygna"w jest takie samo, jak w przypadku magistrali XT.
~0WS
0 Wait States karta rozszerze' sygnalizuje, !e jest dostatecznie

szybka, aby by+ obs"ugiwan$ bez dodatkowych cykli oczekiwania.
~REF
Refresh sygna" ten informuje, !e w danym momencie odbywa

si% cykl od#wie!ania pami%ci dynamicznej na p"ycie g"wnej. Jego
&rd"em nie jest kana" 0 DMA, lecz jeden z generatorw uk"adu
8254 (Timer) lub specjalizowane uk"ady obs"uguj$ce sam$ pami%+.
LA17 LA23
Large Address siedem najbardziej znacz$cych linii 24-bitowej

szyny adresowej procesora. Linie LA17 LA19 pokrywaj$ si%
logicznie z liniami A17 A19 w cz%#ci 8-bitowej z"$cza, z t$
r!nic$, !e adres na liniach LAnn wystawiany jest wcze#niej.
Vcc
Napi%cie zasilaj$ce (+5 V).
SD8 SD15
System Data bardziej znacz$cy bajt 16-bitowej systemowej

szyny danych AT.
~SBHE
System Bus High Enable sygna" ten jest wystawiany przez

procesor lub kontroler DMA podczas procesu przekazywania
danych 16-bitowych z udzia"em bardziej znacz$cego bajtu magistrali,
tj. SD8 SD15.
Rozdzia 2.
71
Rysunek 2.4.
Gniazdo 16-bitowej
magistrali zewn=trznej
~MEMCS16
Sygna" generowany jest przez karty rozszerze', ktre gwarantuj$

dost%p do pami%ci w trybie 16-bitowym. Karta 16-bitowa, ktra
nie odpowie w odpowiednim momencie wystawieniem niskiego
poziomu logicznego na linii ~MEMCS16, b%dzie obs"ugiwana
tak jak 8-bitowa. Je!eli karta 8-bitowa zostanie umieszczona
w z"$czu 16-bitowym, to sygna" ~MEMCS16 b%dzie nieaktywny
(na niepod"$czonej linii ustala si% wysoki poziom logiczny),
co umo!liwia automatyczn$ detekcj% rozmiaru karty.
~I/O CS16
Sygna" ten generowany jest przez karty rozszerze', ktre gwarantuj$

dost%p do przestrzeni wej#cia-wyj#cia w trybie 16-bitowym.
Obowi$zuj$ tu te same uwagi, co dla sygna"u ~MEM CS16.
~MEMR
Memory Read stan aktywny tej linii (niski poziom logiczny)

oznacza !$danie odczytu (CPU lub DMA) z pami%ci z zakresu
0 16 MB. Sygna" ~SMEMR w 8-bitowej cz%#ci z"$cza
generowany jest wy"$cznie przy odczytach w przestrzeni
72
adresowej 0 1 MB, za# przy prbie dost%pu do pami%ci powy!ej

1 MB pozostaje nieaktywny (wysoki poziom logiczny).
~MEMW
Memory Write stan aktywny tej linii (niski poziom logiczny)

oznacza !$danie odczytu (CPU lub DMA) z pami%ci z zakresu
0 16 MB. Sygna" ~SMEMW w 8-bitowej cz%#ci z"$cza
generowany jest wy"$cznie przy odczytach w przestrzeni
adresowej 0 1 MB, za# przy prbie dost%pu do pami%ci
powy!ej 1 MB pozostaje nieaktywny (wysoki poziom logiczny).
DRQ5 7,
~DACK5 7
16-bitowe kana"y DMA udost%pniane przez dodatkowy uk"ad

kontrolera DMA 8237A (Slave).
IRQ10 12,
~IRQ14 15
Interrupt Request linie zg"osze' przerwa' sprz%towych

obs"ugiwane przez dodatkowy kontroler 8259A (Slave). Nie jest
wyprowadzana linia IRQ13, przypisana standardowo obs"udze
znajduj$cego si% na p"ycie g"wnej koprocesora arytmetycznego.
DRQ0,
~DACK0
DMA Request DMA Acknowledge. 8-bitowy kana" obs"ugi

DMA powsta"y po zlikwidowaniu pochodz$cego z architektury
XT mechanizmu od#wie!ania pami%ci kana"em DMA.
~MASTER
Sygna" umo!liwiaj$cy przej%cie sterowania systemem przez

procesor znajduj$cy si% na karcie rozszerze'. Uk"adowi takiemu
nale!y wpierw przyporz$dkowa+ jeden z kana"w DMA. Kontroler
DMA przeprowadza rutynowo proces od"$czania procesora
zainstalowanego na p"ycie g"wnej (sekwencja sygna"w HRQ
i HLDA) przed wys"aniem sygna"u ~DACK do chc$cego
zaw"adn$+ magistralami procesora. Ten reaguje uaktywnieniem
linii ~MASTER (tj. sprowadzeniem jej do poziomu zera logicznego)
i przejmuje sterowanie systemem.
Komputery z procesorami 386,

486 i Pentium
Modele AT z procesorem 80286 wyparte zosta"y przez komputery wyposa!one w procesory 80386 i 80486, a po nich nadesz"y kolejne generacje Pentium. P"yty takie cechowa"y
32-bitowe magistrale systemowe. Gniazda kart rozszerze' ISA mia"y jednak nadal jedynie
16 linii danych i 24 linie adresowe. ~amanie i przesuwanie bajtw dokonywane by"o
w specjalnych uk"adach po#rednicz$cych mi%dzy magistral$ systemow$ a zewn%trzn$.
32-bitowe modele AT nie r!ni"y si% zbytnio od swych 16-bitowych poprzednikw. Wzrost
mocy obliczeniowej osi$gany by" g"wnie dzi%ki podniesieniu r!nych cz%stotliwo#ci taktuj$cych, co poci$ga"o za sob$ w oczywisty sposb przyspieszenie pracy magistral.
Najwi%kszym problemem architektury AT pozosta"a do samego ko'ca magistrala zewn%trzna (ISA). Decydowa"y o tym dwa g"wne czynniki: jej szeroko#+ i szybko#+ pracy.
Rozdzia 2.
73
Na kartach rozszerze' montowane by"y kontrolery urz$dze' peryferyjnych wymieniaj$cych dosy+ intensywnie dane z pami%ci$. Mowa tu w szczeglno#ci o kontrolerach dyskw twardych, kartach sieciowych i graficznych. Drugim hamulcem by"a cz%stotliwo#+
taktowania magistrali zewn%trznej. Producenci chc$cy przestrzega+ zgodno#ci ze specyfikacj$ ISA musieli limitowa+ szybko#+ jej pracy do warto#ci poni!ej 8,33 MHz. Warto#+ standardowa mie#ci"a si% zwykle w zakresie 6 8 MHz. Jedynie w modelach 486DX-50 MHz
warto#+ ta podniesiona zosta"a do 12,5 MHz.
Dosz"o do sytuacji, i! stosunkowo szybkie uk"ady peryferyjne nie wsz%dzie mog"y by+
wykorzystane, a podnoszenie cz%stotliwo#ci pracy magistrali nie gwarantowa"o niezawodnej pracy znajduj$cych si% na rynku kart starszego typu.
Rozwi$zanie powy!szych problemw w ramach architektury AT nie by"o mo!liwe i konieczne sta"o si% wprowadzenie nowej magistrali zewn%trznej. Z tego te! wzgl%du powsta"o
wiele konkurencyjnych standardw, z ktrych tylko nieliczne ugruntowa"y sw$ pozycj%
na rynku (rysunek 2.5). Ka!dy z nich generowa" fal% kart rozszerze' nowego typu, obs"uguj$cych stale rosn$c$ gam% urz$dze' peryferyjnych.
Rysunek 2.5.
Zastosowania
procesorw w ramach
architektur PC
Przed przej#ciem do bardziej szczeg"owego omwienia standardw magistral nast%puj$cych po ISA podajmy w formie porwnania ich teoretyczne przepustowo#ci maksymalne.
Przegl$daj$c tabel% na nast%pnej stronie, nale!y pami%ta+, !e magistrala MCA b%d$c
magistral$ asynchroniczn$, wyposa!on$ w mechanizmy arbitra!u nie ma sztywno
ustalonego limitu przepustowo#ci i w zale!no#ci od wersji magistrali oraz mo!liwo#ci zainstalowanych kart rozszerze' jej przepustowo#+ mo!e si% znacznie zmienia+. Nale!y te! pami%ta+, !e magistrala AGP mo!e obs"ugiwa+ tylko jedno urz$dzenie (do"o!enie drugiego
gniazda AGP wymaga u!ycia osobnego kontrolera) i u!ywana jest wy"$cznie do obs"ugi kart
graficznych, podczas gdy wszystkie inne magistrale maj$ charakter uniwersalny i mog$
s"u!y+ do pod"$czania urz$dze' r!nego typu.
74
Standard
ISA
Przepustowo#@ magistrali
8,33 MB/s
EISA
33 MB/s
MCA
20 MB/s
VESA Local Bus
64 MB/s do 120 MB/s
PCI
132 MB/s
AGP
264 MB/s do 2112 MB/s
PCI-X
132 MB/s do 1024 MB/s
PCI Express
256 MB/s do 8192 MB/s (w jednym kierunku)
PCI Express 2.0
512 MB/s do 16384 MB/s (w jednym kierunku)
EISA
Jednym ze standardw, ktremu uda"o si% (przynajmniej na pewien czas) opanowa+ rynek
PC, by"o rozszerzenie EISA (Extended Industry Standard Architecture). Jego powstanie
stanowi"o istotny krok na drodze do wykorzystania pe"nych mo!liwo#ci procesorw
32-bitowych. System ten znalaz" zastosowanie g"wnie w sektorze serwerw sieciowych.
Architektura EISA by"a dosy+ kosztowna ze wzgl%du na swoje skomplikowanie, wynikaj$ce z ch%ci zachowania mo!liwo#ci wsp"pracy z dotychczas stosowanymi peryferiami
ISA. Kontroler magistrali musia" ka!dorazowo decydowa+, czy bie!$c$ operacj% mo!na
przeprowadzi+ w trybie 32-bitowym czy te! nale!y symulowa+ 16-bitowy tryb pracy.
To samo dotyczy"o kontrolera DMA. W razie potrzeby 32-bitowy kontroler DMA emulowa" prac% swego 8-bitowego poprzednika.
Mimo i! technologia ta nigdy nie nale!a"a do tanich, ogromna konkurencja na rynku producentw osprz%tu EISA doprowadzi"a do istotnego spadku cen i pewnej popularyzacji
systemu. Wytwrcy sprz%tu standardu EISA reklamowali jego kompatybilno#+ z kartami
ISA. Spe"nienie tego wymogu dawa"o posiadaczowi p"yty g"wnej EISA i kart rozszerze'
ISA pewno#+, i! wszystko b%dzie doskonale wsp"pracowa+ (tyle tylko, !e nic na tym nie
zyskiwa"). Dopiero wyposa!enie p"yty ze z"$czami EISA w karty standardu EISA udost%pnia"o pe"ne mo!liwo#ci systemu. W chwili obecnej trudno by"oby znale&+ producenta
peryferiw z tym z"$czem, gdy! #wiat PC zdominowa"a magistrala PCI.
Zmiany wprowadzone przez EISA w stosunku do ISA nie mia"y charakteru rewolucyjnego, a raczej powa!nej operacji kosmetycznej i dotyczy"y obszarw wyszczeglnionych
w kolejnych punktach.
Wieloprocesorowo#@
Dowolny kontroler (procesor) umieszczony na jednej z kart rozszerze' EISA ma nieograniczone mo!liwo#ci sterowania magistral$ systemow$. Oznacza to, !e w systemie mog$
wsp"pracowa+ r!ne procesory maj$ce dost%p do tych samych zasobw komputera, takich
Rozdzia 2.
75
jak dyski, pami%+ itp. System przydzia"u magistral kolejnym procesorom jest dosy+ rozbudowany i ma charakter hierarchiczno-priorytetowy.
Magistrala zewn"trzna
Karty rozszerze' EISA maj$ do dyspozycji (oprcz wielu sygna"w steruj$cych) 32 bity
systemowej szyny adresowej i 32 bity systemowej szyny danych. Na magistral% zewn%trzn$
EISA sk"ada si% 98 sygna"w standardu ISA oraz 90 nowych linii. Nie wszystkie nowe
sygna"y s$ jednoznacznie zdefiniowane. Producentom wyspecjalizowanych kart pozostawiono miejsce na w"asne rozwi$zania.
Aby zachowa+ wymg zgodno#ci z kartami ISA, gniazda EISA maj$ szczegln$ konstrukcj%. Styki u"o!one s$ na dwch poziomach. Poziom grny dostarcza wszystkich
sygna"w standardu ISA, natomiast w dolnym (po"o!onym w g"%bi gniazda) rozlokowane
s$ ko'cwki EISA. Normalna karta ISA nie mo!e by+ wsuni%ta tak g"%boko, by si%gn$+ linii
dodatkowych stykw uniemo!liwiaj$ to poprzeczne zapory. Nie s$ one jednak przeszkod$ dla kart EISA, maj$cych w odpowiednich miejscach wyci%cia.
Kontroler DMA
Bardzo istotne zmiany wprowadzono w systemie DMA. Nie ma w nim ju! znanych ze
standardu ISA ogranicze' obj%to#ci przesy"anych danych do blokw po 64 KB (128 KB
w kana"ach 16-bitowych). Wykorzystywane s$ pe"ne mo!liwo#ci 32-bitowej szyny adresowej, tzn. teoretycznie mo!liwe s$ transfery blokw o wielko#ci do 4 GB. Aby zachowa+
zdolno#+ obs"ugi kart ISA, stosowany w architekturze EISA nowoczesny, 32-bitowy kontroler DMA ma mo!liwo#+ pracy w trybie uk"adu 8237A. Ka!dy z siedmiu kana"w DMA
mo!e wi%c obs"ugiwa+ urz$dzenia 8-, 16-, i 32-bitowe.
Zmieniono te! sposb przydzia"u kana"w urz$dzeniom. W miejsce sta"ych priorytetw
poszczeglnych kana"w wprowadzono system rotacyjny. By" to krok w stron% systemw
wielozadaniowych i wieloprocesorowych, ktry mia" uniemo!liwi+ trwa"e blokowanie
kana"w przez uprzywilejowane urz$dzenie.
Kontroler przerwa$ sprz"towych

System EISA dysponuje, podobnie jak ISA, 15 kana"ami IRQ. Istotnym novum by"a
natomiast zmiana sposobu wyzwalania przerwa'. Standard ISA u!ywa" zboczy impulsu,
co jest metod$ bardzo podatn$ na zak"cenia. EISA wymaga od zg"aszaj$cego przerwanie
urz$dzenia utrzymania aktywnego poziomu sygna"u, tj. przekroczenia okre#lonego poziomu
napi%cia, a nie tylko jego wzrostu.
Kontroler magistral
Wszystkie magistrale EISA s$ 32-bitowe. Procesory 80386 i 80486 maj$ poza tym mo!liwo#+ u!ytkowania magistral w specjalnym trybie nast%puj$cych po sobie kolejnych cykli
dost%pu (Burst), co oznacza osi$ganie adresowanego obiektu w jednym takcie zegarowym.
76
Dla porwnania, magistrala AT potrzebuje, w najlepszym razie (bez cykli oczekiwania),

czterech taktw zegara. Ze wzgl%du na konieczno#+ zachowania kompatybilno#ci magistrala zewn%trzna EISA pracuje z maksymaln$ pr%dko#ci$ 8,33 MHz, natomiast dost%p
do pami%ci odbywa si% ju! z pe"n$ cz%stotliwo#ci$ zegara CPU.
Najbardziej skomplikowan$ cz%#ci$ systemu EISA jest wi%c niew$tpliwie kontroler magistral. Musi on umie+ odr!ni+ od siebie pojedyncze cykle ISA i EISA, prze"$cza+ szyn%
w tryb burst oraz przeprowadza+ "amanie i sk"adanie bajtw przy dost%pie do obiektw
8- i 16-bitowych.
Pami"@ konfiguracji
64 bajty pami%ci konfiguracji znane z architektury AT zast$pione zosta"y przez 4 KB
w standardzie EISA. Pami%+ ta przechowuje nie tylko informacje o konfiguracji p"yty
g"wnej, ale i o zainstalowanych kartach. W systemie EISA nie ma !adnych prze"$cznikw konfiguruj$cych (DIP) ani zwor; konfigurowanie systemu odbywa si% ca"kowicie
programowo.
MCA
Architektura MCA (Micro Channel Architecture) by"a wytworem firmy IBM i zosta"a po
raz pierwszy wprowadzona w modelach PS/2. Mia" w niej miejsce zdecydowany odwrt
od tradycji upartego trzymania si% (w celu zachowania kompatybilno#ci) standardu ISA.
Dotyczy to zarwno cech logicznych architektury, jak i nowej geometrii kart i z"$czy,
ktra wyklucza"a wsp"prac% z osprz%tem ISA. Polityka koncernu IBM posz"a w tym
przypadku w zupe"nie innym kierunku. Wszystkie charakterystyczne cechy systemu zosta"y
opatentowane, a licencje na produkcj% urz$dze' w tym standardzie wydawane by"y dosy+
sk$po. Mia"o to oczywi#cie na celu utrzymanie monopolu w tej dziedzinie, co niew$tpliwie si% uda"o. Niestety, ka!de rozwi$zanie ma i zalety, i wady, a przyj%ta metoda nie
wysz"a na dobre propagowaniu tej technologii. Brak konkurencji na rynku producentw
utrzymywa" stosunkowo wysokie ceny i hamowa" sprzeda! wyrobw. Ponadto dominacja IBM w tym sektorze sta"a si% inspiracj$ do rozwijania konkurencyjnych technologii.
Jako obrona rynku producentw przed monopolem IBM powsta"a mi%dzy innymi architektura EISA.
MCA by"a ukierunkowana wyra&nie na potrzeby systemw wielozadaniowych typu OS/2
i 32-bitowych procesorw 80386 i 80486. Mimo ogromnych r!nic architektonicznych,
programy pracuj$ce na urz$dzeniach PS/2 i pod nadzorem systemu MS-DOS nie sprawia"y !adnych trudno#ci, jak d"ugo tylko nie si%ga"y bezpo#rednio do rejestrw.
Dla u!ytkownika poruszaj$cego si% na poziomie systemu operacyjnego i aplikacji jednoznaczne okre#lenie rodzaju architektury p"yty g"wnej nigdy nie by"o rzecz$ "atw$. Je!eli
pomin$+ ewidentne r!nice wynikaj$ce ze wzrostu mocy obliczeniowej systemu, jedynym sposobem poznania architektury komputera (bez zdejmowania obudowy) pozostanie
zawsze si%gni%cie do programw diagnostycznych.
Rozdzia 2.
77
Przepustowo#+ magistrali zewn%trznej MCA si%ga"a 20 MB/s. Szybka jak na owe czasy,
bo pracuj$ca w takt zegara procesora, by"a magistrala lokalna "$cz$ca go z pami%ci$.
Magistrala systemowa mia"a co prawda szeroko#+ 32 bitw (zarwno w cz%#ci adresowej, jak i danych), ale by"a taktowana zegarem 10 MHz. Na ka!d$ transmisj% przypada"y
niestety a! dwa cykle zegarowe (dla porwnania: ISA 4 cykle, EISA 1 cykl).
Gruntownie zmodyfikowany zosta" system DMA. Po pierwsze, w transmisjach DMA u!ywano wy"$cznie pe"nego 32-bitowego adresu pokrywaj$cego ca"$ przestrze' adresow$
systemu. Zrezygnowano z emulowania 8- i 16-bitowego trybu uk"adu 8237A. Po drugie
(co by"o absolutnym novum), dozwolono, by jednocze#nie by" aktywny ka!dy z o#miu
kana"w DMA. Nie trzeba chyba dodawa+, jak wielkie znaczenie ma taka cecha dla systemw wielozadaniowych.
System przerwa' sprz%towych zapewnia" obs"ug% 255 urz$dze'. Osi$gni%to to dzi%ki
wprowadzeniu wyzwalania poziomem (a nie zboczem, jak to ma miejsce w architekturze
ISA) i dopuszczeniu do podzia"u jednego kana"u pomi%dzy wiele urz$dze'. Wyzwalanie
przerwania poziomem sygna"u jest warunkiem mo!liwo#ci obs"ugi przerwania w systemach wieloprocesorowych, gdy! przerwanie musi pozosta+ zg"oszone do momentu, gdy
przyjmie je jeden z procesorw. Zg"oszenie przerwania zboczem mog"oby w takim przypadku doprowadzi+ do zgubienia zg"oszenia przerwania.
Centralny procesor na p"ycie g"wnej (Host CPU) mg" by+ wspomagany przez 16 dodatkowych mikroprocesorw umieszczonych na kartach rozszerze'. Dla potrzeb wzajemnej
komunikacji mi%dzy procesorami, uwzgl%dnienia ich priorytetw i implementacji mechanizmu przydzia"u czasu dedykowano specjaln$ 4-bitow$ szyn% steruj$c$.
Karty rozszerze' systemu MCA nie by"y ju! anonimowe. Ka!da z nich mia"a swj niepowtarzalny numer identyfikacyjny produktom innych wytwrcw nadawane by"y
numery uzgadniane centralnie z IBM. System ten umo!liwia" jednoznaczn$ identyfikacj%
rodzaju karty. Jej konfiguracja odbywa"a si% wy"$cznie w drodze dialogu z programem
instalacyjnym. Na karcie brakowa"o jakichkolwiek zwor i prze"$cznikw. Informacja
o konfiguracji karty przechowywana by"a w systemowej pami%ci CMOS. Nale!y nadmieni+, !e konstrukcja z"$czy MCA umo!liwia stosowanie nie tylko kart 32-bitowych, ale i ich
uproszczonych wersji o szeroko#ci 8 i 16 bitw.
Rwnie! pojedyncze gniazda magistrali zewn%trznej zacz%"y by+ identyfikowane w ramach
systemu. Da"o to mo!liwo#+ programowego (bez otwierania obudowy komputera) od"$czania karty tkwi$cej fizycznie w z"$czu, co umo!liwia znaczne uelastycznienie konfiguracji sprz%towej. W systemie mog"y by+ na sta"e zamontowane wykluczaj$ce si% wzajemnie karty. W stosownym momencie mo!na by"o aktywowa+ jedn$ z nich bez potrzeby
si%gania po #rubokr%t.
System zbudowany w oparciu o architektur% ISA reagowa" bardzo radykalnie na stwierdzenie b"%du dzia"ania pami%ci podczas jej kontroli po w"$czeniu. Za"adowanie systemu
operacyjnego nie mog"o mie+ miejsca, je#li stwierdzono niesprawno#+ cho+by jednej
komrki pami%ci. System MCA by" pod tym wzgl%dem mniej rygorystyczny i tolerowa"
drobne ubytki w pami%ci operacyjnej. W takim przypadku ca"a dost%pna pami%+ powy!ej
miejsca uszkodzenia ulega"a logicznemu przeadresowaniu. Segment o d"ugo#ci 64 KB,
78
w ktrym stwierdzono uszkodzenie, by" przesuwany na koniec przestrzeni adresowej

i deaktywowany. Powsta"$ luk% wype"niano innym sprawnym segmentem.
Architektura MCA si%gn%"a po rozwi$zania, ktre dzi# wydaj$ si% oczywiste. Aby nie blokowa+ gniazd magistrali zewn%trznej, wiele elementw architektury, takich jak z"$cza szeregowe i rwnoleg"e czy karta VGA, zosta"o zintegrowanych z p"yt$ g"wn$. U!ytkownik
mia" oczywi#cie mo!liwo#+ ich zablokowania i skorzystania z odpowiednich kart.
VESA
Zgodnie z zasad$, !e gdzie dwch si% bije, tam trzeci korzysta, du!e powodzenie zdoby"y
r!ne systemy 32-bitowych szyn lokalnych (Local Bus). Pocz$tkowo ka!dy z producentw
preferowa" swj standard. Z czasem spo#rd bogactwa rozmaitych rozwi$za' na czo"o
wysun$" si% zdecydowanie pseudostandard VESA (rysunek 2.6), stworzony przez organizacj% o nazwie Video Electronics Standards Association, w ktrej g"wny udzia" mia"a
firma NEC. Pseudo, gdy! peryferia nosz$ce znamiona VESA wcale nie musia"y (do czasu
normalizacji3) pracowa+ poprawnie w dowolnej p"ycie g"wnej VESA.
Rysunek 2.6. Architektura komputera z magistral9 VESA
Pod nazw$ VESA (lub VLB, VESA Local Bus) stworzony zosta" system 32-bitowej szyny
lokalnej dedykowanej w zasadzie obs"udze tylko dwch urz$dze' karty graficznej i kontrolera dyskw.
Oficjalna specyfikacja standardu VESA 1.0 zosta"a opublikowana we wrze#niu 1992 roku.
Rozdzia 2.
79
Architektura VLB by"a niezmiernie mocno zwi$zana ze sprz%tem z uwagi na bezpo#rednie

po"$czenie z magistral$ lokaln$ procesora i486. Rozwi$zanie takie zapewnia"o stosunkowo
niski koszt jej implementacji w systemach 386/486. To silne powi$zanie sprawi"o jednak,
!e magistrala VLB umar"a #mierci$ naturaln$ w momencie wyj#cia z u!ycia procesorw
tej generacji, gdy! stosowanie jej w systemach opartych na procesorach klasy Pentium
wi$za"o si% z wykorzystaniem uk"adw mostkuj$cych, ktre z jednej strony zwi%ksza"y
koszt takiego rozwi$zania powy!ej poziomu kosztw implementacji magistrali PCI, a z drugiej niwelowa"y pr%dko#+ dzia"ania magistrali VLB, czyni$c j$ mniej wi%cej tak samo
szybk$, jak magistrala PCI.
Struktura VLB by"a swego rodzaju dodatkiem do architektury ISA, gdy! nie naruszaj$c cech standardu wymaga"a dobudowania na zwyk"ej p"ycie AT od jednego do trzech
32-bitowych z"$czy VLB.
Magistrala zewn%trzna taktowana by"a wi%c zegarem procesora, ale nie mog"a wykracza+
poza 40 MHz. Stosowanie kart VLB w systemach o magistrali taktowanej zegarem 33 MHz
lub wy!szym wymaga"o te! ograniczania liczby kart: przy cz%stotliwo#ci 33 MHz nie
zaleca"o si% stosowania wi%cej ni! dwch kart, a przy cz%stotliwo#ci 40 MHz jednej.
Przepustowo#+ magistrali danych dochodzi"a do 120 MB/s, co g"wnych konkurentw
(MCA, EISA) pozostawia"o daleko w tyle. Z"$cze VLB od strony mechanicznej nie by"o
niczym innym, jak dodatkowym gniazdem umieszczonym w jednej linii z gniazdem ISA.
W gniazdach takich (ISA+VLB Extentions) mo!na by"o umieszcza+ zarwno karty nowego
standardu (si%gaj$ce swymi stykami do rozszerzenia), jak i zwyczajne karty ISA, nie czerpi$ce korzy#ci z architektury VLB.
P"yty g"wne standardu VLB by"y ta'sze od EISA ze wzgl%du na prostot% wykonania.
Rwnie! i karty ze z"$czem VLB by"y bardziej dost%pne dla kieszeni zwyk"ego u!ytkownika. Kontrolery graficzne VLB by"y mimo to 2 3 razy szybsze od swoich klasycznych
konkurentw. Dodatkowy wzrost wydajno#ci karty w #rodowisku Windows gwarantowa"y
specjalnie opracowane procesory graficzne. W #rodowisku MS-DOS nie dawa"o to jednak
!adnych korzy#ci.
VLB nie na wiele przyda"a si% kontrolerom dyskw twardych. Szyna "$cz$ca kontroler
z pami%ci$ uzyska"a co prawda wi%ksze pasmo, ale sam dysk nie sta" si% z tego powodu
szybszy. Przepustowo#+ danych na odcinku g"owice sterownik by"a stosunkowo ma"a,
a du!e pami%ci podr%czne dyskw wchodzi"y dopiero do u!ytku. Tylko takie urz$dzenia
mog"y ewentualnie skorzysta+ z szybkiej, 32-bitowej magistrali VLB.
PCI, PCI-X i PCI Express

Aktualnie dominuj$cym rozwi$zaniem 32-bitowej szyny lokalnej jest magistrala PCI
(Peripherial Component Interconnect). Wypar"a ona w do#+ krtkim czasie szyn% VLB
mimo zbli!onych parametrw. Przyczyna porzucenia poprzedniej technologii zosta"a zasygnalizowana ju! wcze#niej. VLB oparta by"a na magistrali lokalnej procesorw 386 i 486.
Wszelkie karty rozszerze' dostosowane by"y wi%c do wsp"pracy z tymi procesorami.
Magistrala PCI by"a niezale!na od typu procesora, mog"a wi%c by+ wykorzystywana
80
w systemach z nowymi procesorami, w dodatku niekoniecznie pochodz$cymi z firmy Intel.

Wolna konkurencja sta"a si% g"wn$ si"$ nap%dow$ nowego standardu.
Olbrzymia pocz$tkowo przepustowo#+ magistrali PCI (si%gaj$ca 132 MB/s w trybie burst)
szybko okaza"a si% niewystarczaj$ca. Prb$ ratowania tego standardu by"o wprowadzenie
rozszerzonej specyfikacji PCI-X, umo!liwiaj$cej przesy" danych w paczkach po 64 bity
z cz%stotliwo#ci$ do 133 MHz (standard PCI ogranicza te parametry do 64 bitw i cz%stotliwo#ci 66 MHz, jednak w praktyce korzysta si% z rozwi$za' 32-bitowych pracuj$cych z cz%stotliwo#ci$ 33 MHz). Przepustowo#+ magistrali PCI-X w najszybszym trybie
pracy si%ga 1 GB/s.
Obecnie wprowadzana jest nowa, szeregowa wersja magistrali PCI, nazywana PCI
Express (lub PCIe). Pojedyncze "$cze PCIe ma przepustowo#+ 2 Gb/s (256 MB/s), a "$cza
takie mo!na agregowa+ a! do granicy 32 rwnoleg"ych po"$cze', daj$cych szczytow$ przepustowo#+ rz%du 64 Gb/s (8 GB/s). Dodatkow$ zalet$ jest charakter standardu PCIe:
wsp"dzielon$ magistral% PCI zast$piono "$czami punkt-punkt, a wi%c ka!de urz$dzenie
dysponuje w"asnym pasmem, nie dzielonym z innymi urz$dzeniami. Tworz$c standard
PCI Express, uda"o si% tak!e zachowa+ pe"n$ zgodno#+ programow$ z rozwi$zaniami PCI,
dzi%ki czemu dotychczas opracowane systemy operacyjne mog$ swobodnie funkcjonowa+
w komputerach wyposa!onych w magistral% PCI Express.
Aby zapobiec szybkiemu wykorzystaniu mo!liwo#ci dawanych przez PCI Express, firma
Intel og"osi"a plan wprowadzenia nowej wersji standardu, oznaczonej jako PCI Express 2.0.
Szybko#+ sygnalizacji podniesiono z 2,5 Gb/s/link do 5 Gb/s/link, co oznacza efektywn$
przepustowo#+ rz%du od 512 MB/s dla z"$cza 1x (jedno po"$czenie) do 16 GB/s dla z"$cza
32x (32 rwnoleg"e, zagregowane po"$czenia). Obs"uga nowej wersji magistrali (zgodnej
z dotychczas u!ywanymi kartami PCI Express 1.0/1.1) jest dopiero zapowiadana przez
producentw zestaww uk"adw steruj$cych oraz p"yt g"wnych, mo!na si% jednak spodziewa+, !e w nied"ugim czasie wszystkie nowo produkowane p"yty g"wne i karty rozszerzaj$ce b%d$ mog"y pracowa+ zgodnie ze specyfikacj$ w wersji 2.0, b%d$c jednocze#nie
zgodnymi z dotychczasowym rozwi$zaniem.
W zwi$zku z tym, i! platforma sprz%towa wsp"czesnych komputerw PC opanowana
zosta"a ca"kowicie przez r!ne odmiany magistrali PCI, architekturze tego typu po#wi%cono osobny rozdzia".

Anatomia PC. Kompendium. Wydanie IV

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Anatomia PC. Kompendium. Wydanie IV

Uploaded by

Copyright:

Available Formats

Anatomia PC.

Odkryj wszystkie tajemnice komputera

Anatomia PC. Kompendium. Wydanie IV to kolejna edycja bestsellerowego

Poznaj fascynujce wntrze swojego komputera!

Anatomia PC. Kompendium

Przyk"ady mikroprocesorw ....................................................................................49

Rozdzia 2. Architektury komputerw PC ..................................................59

Rozdzia 3. Uk ady pami"ciowe PC ...........................................................81

Rozdzia 4. Uk ady otoczenia procesora ..................................................119

Wewn%trzne magistrale mi%dzyuk"adowe .............................................................145

Rozdzia 5. Magistrala PCI .....................................................................153

Rozdzia 6. Kana DMA ...........................................................................191

Anatomia PC. Kompendium

Rejestr maskuj$cy (port 00Fh w PC/XT, 00Fh i 0DEh w PC/AT) ...............202

Rozdzia 7. System obs ugi przerwa$ sprz"towych ...................................207

Rozdzia 8. Obs uga dysku twardego .......................................................233

Rozdzia 9. Karty graficzne .....................................................................273

Rozdzia 10.Magistrala AGP ....................................................................305

Anatomia PC. Kompendium

Rozdzia 11.%&cze szeregowe ..................................................................331

Rozdzia 12.%&cze rwnoleg e ..................................................................349

Rozdzia 13.Z &cze USB ..........................................................................373

Rozdzia 14.Karta d'wi"kowa ..................................................................393

Wykorzystanie zasobw systemowych .................................................................413

Rozdzia 15.Zasilacz ...............................................................................421

Rozdzia 16.BIOS i jego program konfiguracyjny .......................................435

Anatomia PC. Kompendium

Dost"p do pami"ci i przestrzeni wej#cia-wyj#cia

odczyt z przestrzeni wej#cia-wyj#cia,

MRDC odczyt z pami%ci,

Bezpo#redni$ konsekwencj$ przyj%tego sposobu adresowania jest logiczny podzia" pami%ci

Pozosta e elementy architektury XT

Anatomia PC. Kompendium

pozosta"e elementy p"yty g"wnej XT kontaktuj$ si% z procesorem poprzez magistrale

Magistral= lokaln9, obejmuj$c$ 16-bitow$ szyn% danych i 20-bitow$ szyn% adresow$

8259A 8-kana"owym kontrolerem przerwa' sprz%towych o nast%puj$cym

Zegar systemowy (kana" 0 generatora 8253)

Kontroler dysku twardego

Kontroler nap%du dyskw elastycznych

8253 programowanym uk"adem czasowym zawieraj$cym trzy niezale!ne liczniki

Implementacja zegara systemowego poprzez okresowe wywo"ywanie IRQ0

8237A kontrolerem DMA (Direct Memory Access), ktry implementuje wirtualny

Uk"ad od#wie!ania pami%ci

~$cze synchroniczne SDLC (Synchronous Data Link Control standard

Kontroler nap%du dyskw elastycznych

Kontroler dysku twardego

Anatomia PC. Kompendium

8255 programowanym interfejsem PPI (Programmable Peripheral Interface),

Magistrala ISA 8-bitowa

Komplet napi%+ zasilaj$cych, z ktrych mog$ korzysta+ karty

Sygna" zegara systemowego 14,318180 MHz; ten sam sygna",

Interrupt Request linie zg"osze' przerwa' sprz%towych. Kana"y

DMA Acknowledge odpowiadaj$ce liniom DRQn linie

Sygna", ktry mo!e by+ wykorzystany przez karty posiadaj$ce

I/O Read sygna" ten przyjmuje poziom niski (aktywny) w chwili

I/O Write sygna" ten przyjmuje poziom niski (aktywny) w chwili

Memory Read sygna" ten przyjmuje poziom niski (aktywny)

Memory Write sygna" ten przyjmuje poziom niski (aktywny)

Przekazuje kartom rozszerze' sygna" generowany na p"ycie

Anatomia PC. Kompendium

20-bitowa magistrala adresowa komputera. Stan linii A0 A19

Dwukierunkowa, o#miobitowa magistrala danych.

Address Latch Enable sygna" wytwarzany przez kontroler

I/O Channel Ready poziom sygna"u na tej linii sprawdzany