Professional Documents
Culture Documents
PRZYKADOWY ROZDZIA
SPIS TRECI
KATALOG KSIEK
KATALOG ONLINE
Anatomia PC.
Wydanie IX
Autor: Piotr Metzger
ISBN: 83-7361-507-5
Format: B5, stron: okoo 1216
TWJ KOSZYK
DODAJ DO KOSZYKA
CENNIK I INFORMACJE
ZAMW INFORMACJE
O NOWOCIACH
ZAMW CENNIK
CZYTELNIA
FRAGMENTY KSIEK ONLINE
Wydawnictwo Helion
ul. Chopina 6
44-100 Gliwice
tel. (32)230-98-63
e-mail: helion@helion.pl
Spis treci
Rozdzia 1. Mikroprocesor .......................................................................................25
Przetwarzanie rozkazw.......................................................................................................... 27
RISC i CISC ..................................................................................................................... 27
Przetwarzanie potokowe ................................................................................................... 28
Faza pierwsza pobranie (Prefetch, PF) .................................................................. 30
Faza druga dekodowanie (Decode, DE)................................................................. 30
Faza trzecia wykonanie (Execute, EX) .................................................................. 30
Faza czwarta zakoczenie i zapisanie wynikw (Write Back, WB) ...................... 30
Techniki przyspieszania.................................................................................................... 31
Techniki superskalarne ............................................................................................... 31
Przemianowywanie rejestrw ..................................................................................... 32
Przewidywanie skokw .............................................................................................. 34
Optymalizacja kodu.................................................................................................... 38
Dostp do pamici................................................................................................................... 38
Adresowanie ..................................................................................................................... 40
Stronicowanie ................................................................................................................... 41
Pamici podrczne .................................................................................................................. 43
Topologie.......................................................................................................................... 44
Organizacja pamici podrcznej ....................................................................................... 46
Mapowanie bezporednie (Direct Mapped) ................................................................ 46
Pena asocjacja (Fully Associative) ............................................................................ 47
Asocjacja zespoowa (Set Associative)....................................................................... 47
Strategie ............................................................................................................................ 48
Write Through ............................................................................................................ 48
Write Back.................................................................................................................. 48
Victim Cache .............................................................................................................. 48
Pami podrczna procesora 80386 .................................................................................. 49
Okrelenie trafienia..................................................................................................... 50
Decyzja o wymianie linijki (LRU) ............................................................................. 51
Obsuga przestrzeni adresowej I/O.......................................................................................... 53
Procesor 8086 ................................................................................................................... 53
Procesory 80386 i 80486 .................................................................................................. 54
Pentium............................................................................................................................. 54
Funkcje kontrolne i sterujce .................................................................................................. 55
BIST.................................................................................................................................. 55
Kontrola TLB.................................................................................................................... 55
Kontrola pamici podrcznej ............................................................................................ 56
Przejcie w stan wysokiej impedancji............................................................................... 56
JTAG ................................................................................................................................ 56
Anatomia PC
Czstotliwo taktowania........................................................................................................ 58
Zasilanie.................................................................................................................................. 59
Jak rozpozna typ procesora?.................................................................................................. 61
Czy procesor jest zgodny z ukadem 80286 lub lepszym? ................................................ 62
Procesor 8086/88 czy 80186/88? ...................................................................................... 63
Procesor 80286 ................................................................................................................. 63
Procesor 80386 ................................................................................................................. 63
Procesor 486 czy Pentium? ............................................................................................... 63
Koprocesory............................................................................................................................ 64
Koprocesor 8087............................................................................................................... 67
Koprocesor 80287............................................................................................................. 67
Koprocesor 80387............................................................................................................. 68
Koprocesor i487SX........................................................................................................... 68
Rozszerzenia ........................................................................................................................... 69
MMX ................................................................................................................................ 69
Zmiany w architekturze .............................................................................................. 69
Rozpoznanie procesora P55C ..................................................................................... 71
Nowe rejestry.............................................................................................................. 72
Nowe typy danych ...................................................................................................... 75
Nowe rozkazy ............................................................................................................. 75
Przykady zastosowa................................................................................................. 79
3DNow! ............................................................................................................................ 81
SSE ................................................................................................................................... 82
SSE2 ................................................................................................................................. 86
SSE3 ................................................................................................................................. 88
Hyper-Threading (HT)...................................................................................................... 90
Technologia ................................................................................................................ 90
Architektura ................................................................................................................ 91
Rozpoznanie BIOS ..................................................................................................... 92
Instalacja..................................................................................................................... 93
Efekty ......................................................................................................................... 93
Przetwarzanie 64-bitowe ......................................................................................................... 94
Metoda firmy Intel: Itanium.............................................................................................. 95
Technologia EPIC....................................................................................................... 95
Trzy poziomy pamici podrcznej.............................................................................. 96
Rejestry....................................................................................................................... 96
Pojemna pami operacyjna ....................................................................................... 97
Emulacja procesorw x86........................................................................................... 97
Metoda firmy AMD: Opteron ........................................................................................... 97
Tryb chroniony i pami wirtualna............................................................................. 98
Wiksza liczba rejestrw ............................................................................................ 98
Wbudowany kontroler pamici................................................................................... 98
Obsuga kodu 32-bitowego......................................................................................... 99
Praca wieloprocesorowa ............................................................................................. 99
Przyszo przetwarzania 64-bitowego ........................................................................... 100
Spis treci
Anatomia PC
Moduy pamiciowe.............................................................................................................. 165
Moduy SIMM-30 (SIP) ................................................................................................. 166
Moduy SIMM PS/2........................................................................................................ 167
SIMM PS/2 bez parzystoci (FPM i EDO)............................................................... 168
SIMM PS/2 36-bitowy.............................................................................................. 171
System rozpoznawania moduw SIMM.................................................................. 172
Moduy DIMM ............................................................................................................... 172
Buforowane DIMM DRAM ..................................................................................... 173
Niebuforowane DIMM DRAM ................................................................................ 176
Niebuforowane DIMM SDRAM .............................................................................. 179
Rozpoznawanie moduu DIMM ............................................................................... 184
Odwieanie.......................................................................................................................... 186
RAS Only........................................................................................................................ 187
CBR (CAS before RAS) ................................................................................................. 188
Hidden ............................................................................................................................ 189
Wykrywanie bdw i ich korekcja....................................................................................... 190
Bdy powtarzalne (HE) ................................................................................................. 191
Bdy sporadyczne (SE).................................................................................................. 191
Kontrola parzystoci ....................................................................................................... 192
Kontrola ECC ................................................................................................................. 193
Rozszerzenia standardu magistrali PC-66 ............................................................................. 194
Parametry moduw ........................................................................................................ 195
Pami konfiguracyjna (SPD)......................................................................................... 197
Moduy buforowane........................................................................................................ 200
DDR SDRAM ....................................................................................................................... 204
Systemy dwukanaowe.................................................................................................... 210
DDR2 SDRAM............................................................................................................... 212
Moduy DIMM DDR2 .................................................................................................... 213
RDRAM................................................................................................................................ 214
VC-SDRAM ......................................................................................................................... 221
HSDRAM ............................................................................................................................. 223
Porwnanie parametrw pamici .......................................................................................... 224
LVTTL............................................................................................................................ 224
SSTL_2........................................................................................................................... 225
SSTL_18......................................................................................................................... 226
RSL................................................................................................................................. 227
Identyfikacja producentw chipw pamiciowych ............................................................... 227
Spis treci
Anatomia PC
Budowa rejestrw wewntrznych ......................................................................................... 326
Rejestr da (port 009h w PC/XT, 009h i 0D2h w PC/AT) .......................................... 326
Rejestr stanu (port 008h w PC/XT, 008h i 0D0h w PC/AT) ........................................... 326
Rejestr rozkazw (port 008h w PC/XT, 008h i 0D0h w PC/AT) .................................... 326
Rejestr maski kanau (port 00Ah w PC/XT, 00Ah i 0D4h w PC/AT)............................. 327
Rejestr maskujcy (port 00Fh w PC/XT, 00Fh i 0DEh w PC/AT).................................. 327
Rejestr trybu (00Bh w PC/XT, 00Bh i 0D6h w PC/AT): ................................................ 328
Przebieg transmisji................................................................................................................ 329
Komputer IBM PC.......................................................................................................... 329
Komputer IBM PC/XT ................................................................................................... 330
Komputer IBM PC/AT ................................................................................................... 331
Kanay 16-bitowe ..................................................................................................... 331
Ukad odwieania pamici................................................................................................... 332
Spis treci
10
Anatomia PC
Tryb Ultra DMA/66 ........................................................................................................ 442
Tryby Ultra ATA/100 i Ultra ATA/133.......................................................................... 444
Blok informacyjny ................................................................................................................ 444
Realizacja rozkazu Identify Device................................................................................. 445
Faza przekazywania rozkazu .................................................................................... 445
Faza przekazywania danych ..................................................................................... 445
Faza kocowa ........................................................................................................... 445
Lista rozkazw ...................................................................................................................... 451
Funkcje oszczdnociowe ..................................................................................................... 451
System PM...................................................................................................................... 452
System APM................................................................................................................... 453
Funkcje akustyczne ............................................................................................................... 455
Dostp do funkcji AAM.................................................................................................. 455
Wykorzystanie powierzchni dyskowej.................................................................................. 456
Proces adowania OS-a ................................................................................................... 457
MBR i PT........................................................................................................................ 458
System danych i FSBR ................................................................................................... 460
Specyfika wybranych systemw operacyjnych............................................................... 462
Start z dyskietki ........................................................................................................ 462
MS-DOS start z dysku twardego ......................................................................... 463
MS Windows 95a/95b/98/98SE/ME......................................................................... 463
MS Windows NT...................................................................................................... 464
MS Windows 2000 ................................................................................................... 464
MS Windows XP ...................................................................................................... 465
Linux ........................................................................................................................ 465
OS/2.......................................................................................................................... 466
Przypisywanie oznacze literowych ............................................................................... 466
Programy BM ................................................................................................................. 466
Macierze dyskowe................................................................................................................. 468
Poziomy RAID ............................................................................................................... 468
RAID-0 ..................................................................................................................... 468
RAID-1 ..................................................................................................................... 470
RAID-0/1 (RAID-10) ............................................................................................... 470
RAID-2 ..................................................................................................................... 470
RAID-3 ..................................................................................................................... 471
RAID-4 ..................................................................................................................... 471
RAID-5 ..................................................................................................................... 471
RAID-0/5 (RAID-50) ............................................................................................... 472
Kontrolery RAID ............................................................................................................ 472
Rozwizania programowe z poziomu OS-a .................................................................... 472
SMART................................................................................................................................. 474
Struktura systemu ........................................................................................................... 474
Aplikacje wsppracujce ze SMART ............................................................................ 477
Wielowtkowy dostp przez Serial ATA .............................................................................. 477
Zarzdzanie kolejk ........................................................................................................ 478
Rozpdzanie dysku ......................................................................................................... 479
Optymalizacja ruchu gowicy ......................................................................................... 479
Opnienie w ruchu obrotowym ..................................................................................... 480
Korzyci i wspomaganie Native Command Queuing ..................................................... 480
Jak aplikacje mog korzysta z kolejkowania................................................................. 482
Pamici USB......................................................................................................................... 483
Interfejs ........................................................................................................................... 483
Cechy pamici USB........................................................................................................ 484
Wydajno ...................................................................................................................... 485
Spis treci
11
12
Anatomia PC
SCSI w komputerach PC....................................................................................................... 552
Host-Adapter................................................................................................................... 553
Okablowanie ................................................................................................................... 556
Terminatory .................................................................................................................... 559
Rozszerzenia SCSI.......................................................................................................... 561
Ultra-2 ...................................................................................................................... 562
Ultra-3 (Ultra/160).................................................................................................... 563
Ultra/320................................................................................................................... 565
Ograniczenia implementacji ..................................................................................... 566
Zgodno .................................................................................................................. 566
Ultra/640................................................................................................................... 567
Serial Attached SCSI (SAS) ..................................................................................... 567
Spis treci
13
14
Anatomia PC
Spis treci
15
16
Anatomia PC
Manipulator........................................................................................................................... 758
Funkcja 84h .................................................................................................................... 760
Urzdzenia bezprzewodowe.................................................................................................. 760
Transmisja w pamie podczerwieni ................................................................................ 761
Transmisja radiowa......................................................................................................... 761
Bluetooth ........................................................................................................................ 761
Spis treci
17
18
Anatomia PC
Spis treci
19
20
Anatomia PC
Spis treci
21
22
Anatomia PC
POST on Board............................................................................................................. 1092
Voice Diagnostic .......................................................................................................... 1093
Auto-Overclocking ....................................................................................................... 1093
Soft Menu ..................................................................................................................... 1093
Bibliografia...........................................................................................................1165
Literatura polskojzyczna ................................................................................................... 1165
Literatura anglojzyczna ..................................................................................................... 1170
Wydawnictwa...................................................................................................................... 1171
Skorowidz ............................................................................................................1173
Spis treci
23
Dodatek F
Dodatek A
Przegld architektury
mikroprocesorw
Wntrze wspczesnego komputera klasy PC zawiera szereg produktw najrniejszych
firm. Oferta jest tak bogata, e w niektrych dziedzinach nie sposb byoby nawet wymieni wszystkich znaczcych producentw. Nie dotyczy to jednak procesorw. Przewaajca cz udziaw w obrocie podzielona jest w chwili obecnej pomidzy firmy
Intel i AMD. W starszych komputerach odnale mona lady obecnoci na rynku innych wytwrcw.
W dalszej czci rozdziau omwione zostan produkty nastpujcych firm:
Intel (Pentium, Pentium MMX, Pentium Pro, Pentium II, Pentium III i Pentium 4
wraz z odmianami);
Krtka charakterystyka poszczeglnych rodzin procesorw obejmuje zwizy opis, schemat blokowy i tabelarycznie ujte gwne cechy architektury. Czytelnikw chtnych do
dalszego zgbiania tych zagadnie odsyam do odpowiednich stron internetowych.
AMD
www.amd.com
www.via.com.tw
Intel
www.intel.com
Procesory AMD
Rodzina K5
Procesor AM5K86 (K5) by pierwszym w peni niezalenym projektem firmy AMD.
Wszystkie poprzednie modele z serii 386 i 486 kopioway w mniejszym lub wikszym
stopniu oryginay Intela. Jdro procesora K5 opiera si na superskalarnej architekturze
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1173
1174
Anatomia PC
RISC. Napywajcy strumie rozkazw x86 analizowany jest przez dekoder i tumaczony
na cig elementarnych operacji (mikrorozkazw) w wewntrznym kodzie procesora (rysunek A.1). W terminologii AMD takie elementarne rozkazy RISC nosz miano ROP (RISC
Operations). Rozkazy proste tumaczone s przez dekoder pracujcy w szybkim trybie
(Fast Path), a rozkazy bardziej skomplikowane wymagaj odwoania si do sekwencera
rozwijajcego odpowiedni sekwencj ROP z pamici staej EPROM. Niezalenie od
sposobu kodowania, cegieki ROP maj zawsze sta dugo.
Rysunek A.1.
Schemat blokowy
procesora AMD K5
I.@lab@^`eb7.3h?
>aaobpp
0/
?o^k`e
Mobaf`qflk
A^q^
?vqbNrbrb
31
C^pqM^qe
Jf`ol`lab
C^pqM^qe
Jf`ol`lab
C^pqM^qe
Jf`ol`lab
?RP
Fkqboc^`b
Rkfq
C^pqM^qe
Jf`ol`lab
Ab`labo
@lkqoli
OP
?o^k`e
Pqlob
#
Il^a
OP
Pqlob
#
Il^a
OP
OP
OP
>IR*.
>IR*/
CM
@il`h
I.A^q^@^`eb75h?
OL?
1174
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1175
PR-133
PR-166
RISC
100
100
116
Magistrala [MHz]
66
66
66
1,5 (BF = 1)
Mnonik (BF)
L1 Cache (kod)
L1 Cache (dane)
8 KB, 4 Banks, 4 Associative, Dual Tags, MESI, WB, Line Cache 32 byte
L2 Cache on Chip
Pipe-Lines
Pipe-Line Stages
, 16
1024
1024
VCORE/VI/O [V]
3,52
12,6
10,6
Return Stack
Renaming Registers
Performance Monitoring
Time Stamp Counter
Podstawka
(A)
12,3
(A)
Socket 7, P54C
System przewidywania rozgazie zapamituje 1024 adresy skokw i gwarantuje wspczynnik trafienia okoo 75%. Napotkanie rozgazienia powoduje, i pobieranie kolejnych instrukcji odbywa si w kierunku typowanym przez ukad przepowiadania. Instrukcje s dekodowane i wykonywane, ale ich wyniki przechowuje si w buforze ROB do
czasu potwierdzenia susznoci drogi wybranej na podstawie przypuszcze. Jeli przewidywanie okae si faszywe, procesor traci 3 takty zegara potrzebne na oprnienie
potokw, rejestrw i buforw.
Pami podrczna procesora podzielona jest na wyizolowane bloki obsugujce w niezaleny sposb dane i kod. K5 przeznacza dla kodu 16 KB, co stanowi warto dwukrotnie wiksz ni w Pentium. Kady z zapamitywanych bajtw opatrzony jest dodatkow 5-bitow sygnatur (Pre-Code Bits), bdc wynikiem pracy ukadu dekodowania
wstpnego. W ten sposb ulega skrceniu czas przebywania instrukcji w ukadzie waciwego dekodera. Pami podrczna danych zajmuje 8 KB. System pamici podrcznej zorganizowany jest w linijki 32-bajtowe, jednak najmniejsz porcj informacji wymienianej z pamici operacyjn s dwie takie linijki. Magistrala przystosowana jest
wic w naturalny sposb do obsugi adresw lecych na granicy 64 bajtw (Q-Word).
Prba dostpu do obiektu lecego gdzie pomidzy dzielona jest przez wikszo
procesorw na dwa cykle. K5 potrafi jednak wygenerowa taki zestaw sygnaw sterujcych (Split Line Access), by omawiany problem nie wystpi.
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1175
1176
Anatomia PC
Ukad sterowania pamici podrczn procesora K5 (zarwno dla kodu, jak i danych)
prowadzi podwjny system katalogw (Dual Tagged). W jednym z nich przechowywane
s adresy fizyczne, a w drugim adresy liniowe. Osigane w ten sposb znaczne przyspieszenie dostpu do pamici podrcznej okupywane jest koniecznoci dodatkowego
rozbudowania ukadw sterujcych dla potrzeb nadzorowania spjnoci (Cache Tag Recovery) dwch systemw adresowania.
Rodzina K6
Projekt tego procesora nie by w zasadzie dzieem AMD, lecz przejty zosta wraz z zakupion firm NexGen. Poczenie okazao si niezmiernie korzystne dla obu stron.
Rozwijana przez NexGen nowoczesna technologia1 zostaa zaadaptowana dla potrzeb
niezmiernie chonnego rynku komputerw klasy PC i wypromowana przez firm, ktra
wprawdzie zdobya ju pozycj w tym sektorze, ale nadal nie dysponowaa atrakcyjnym
produktem, ktry mgby skutecznie odpiera nieustajce ataki konkurencji.
Tak wic zakupiony procesor (wtedy jeszcze o nazwie Nx686) zosta na tyle przebudowany, by zmieci si w podstawce Socket 7 typowej pyty gwnej i zaj miejsce procesora Pentium. Uzyskany produkt kocowy otrzyma nazw handlow K6, co miao
stanowi nawizanie do sprzedawanego do tej pory przez AMD wasnego opracowania
znanego pod symbolem K5.
K6 by jak na owe czasy konstrukcj bardzo nowoczesn i pod wieloma wzgldami przewysza swych aktualnych konkurentw. Jdro procesora pracowao w trybie RISC. Operacje w kodzie x86 rozkadane byy na krtkie kody wewntrzne, noszce tym razem miano
RISC86. Ukad dekodera by niezmiernie wydajny. Pobierajc jednorazowo 16 bajtw kodu
x86, produkowa w ramach jednego cyklu zegarowego do 4 mikroinstrukcji (rysunek A.2).
Opuszczajce dekoder mikroinstrukcje spyway do zbiornika poredniego (Scheduler),
gdzie oczekiway na zwolnienie waciwej dla danego rozkazu jednostki przetwarzajcej.
Procesor dysponowa szecioma takim ukadami: dwoma dla operacji na danych cakowitych (Integer), po jednym dla przesa do i z pamici, zmiennoprzecinkowego i MMX.
Wszystkie jednostki z wyjtkiem dwch ostatnich2 mogy przetwarza mikrokody RISC
rwnolegle i jednoczenie.
Wzajemne uzalenienia kodu w strumieniach rwnolegych rozwizywane byy poprzez
przemianowywanie rejestrw. Do dyspozycji tej funkcji oddano 32 dodatkowe rejestry
32-bitowe. Ukad przepowiadania ledzi zachowanie 8192 instrukcji rozgazie, przez
co cechowa si bardzo du dokadnoci trafie.
K6 wyposaony zosta w 64 KB pamici podrcznej (tabela A.2), po 32 KB dla kodu i danych, co stanowio warto czterokrotnie wysz ni w przypadku Pentium i dwukrotnie
Pyta gwna zdolna do przyjcia procesora NexGen bazowaa na specjalnie opracowywanych do tego celu
ukadach scalonych (Chip-Set). Win za to ponosia cakowita niezgodno z architekturami intelopodobnymi,
na przykad specjalna superszybka magistrala czca procesor z pamici podrczn L2.
Projekt jednostki MMX przejty zosta od Intela na mocy wzajemnej umowy licencyjnej. Koncepcja wyklucza
jednoczesn prac MMX i FPU, bowiem obydwa bloki korzystaj ze wsplnych rejestrw.
1176
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
Rysunek A.2.
Schemat blokowy
procesora AMD K6
1177
F*QI?731bkqofbp
I.@lab@^`eb70/h?
>aaobpp
./5
0/
?o^k`e
Ildf`
%5.6/bkqofbp&
A^q^
AB@LABO
u53*;OFP@
1OFP@
Lrq*lc*Loabo
Bub`rqflkBkdfkb
31
OFP@ /0
+++
Fkpqor`qflk
@lkqoli
Rkfq
?RP
Fkqboc^`b
Rkfq
P@EBARIBO
OFP@ .
OFP@ -
@lkqoli
.OFP@
?o^k`e
Rkfq
Il^a
Pqlob
Fkq+U
Fkq+V
JJU
CM
@il`h
I.A^q^@^`eb70/h?
A*QI?7./5bkqofbp
wysz ni dla Pentium MMX. Na uwag zasuguje rwnie organizacja pamici poredniej jednostki MMU. Tablice TLB (Transaction Look-aside Buffer) dla kodu potrafiy zapamita do 128 rekordw (dla porwnania Pentium Pro tylko 32).
Rodzina K6-2
W poowie 1998 roku na rynku pojawiy si procesory K6 (jdro typu Chomper) dostosowane do pracy z magistral FSB 100 MHz. Firma AMD rzucia w ten sposb wyrane wyzwanie monopolistycznej polityce Intela, ukierunkowanej na rozwj linii Pentium II i wyeliminowanie szeroko rozpowszechnionej podstawki Socket 7. Poniewa obowizujca
w tym zakresie specyfikacja dopuszczaa maksymaln czstotliwo szyny FSB, wynoszc
66 MHz, nowy wynalazek propagowany by jako podstawka Super 7 (Socket Super 7).
Prawidowe rozpoznanie i skonfigurowanie nowego procesora wymagao obsugi ze strony
BIOS-u (ew. konieczno aktualizacji) i pyty gwnej. Na straconej pozycji znaleli si
posiadacze pyt pozbawionych wyprowadzenia kocwki BF2, co uniemoliwiao ustawienie mnonika powyej 3,5. Trzeba te byo zwraca uwag na dostateczn wydajno
rda prdowego (co najmniej 10 A).
Procesory K6-2 mogy wsppracowa z magistral FSB zarwno w wersji 66 MHz, jak
i 100 MHz (tabela A.3), przy czym chipsety do tych ostatnich pochodziy wycznie od
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1177
1178
Anatomia PC
300(A)
0,35 m
0,25 m
0,25 m
200
233
266
300
66
66
66
66
66
2,5
3,5
4,5
166
200
0,35 m
0,35 m
166
Magistrala [MHz]
Architektura
Technologia
Mnonik (BF)
233
RISC 86
L1 Cache (kod)
L1 Cache (dane)
L2 Cache on Chip
Pipe-Lines
Pipe-Line Stages
6 (FP: 7)
8192
TLB
16
VCORE [V]
2,9
(2,76 3,05)
2,9
(2,76 3,05)
3,2
(3,1 3,3)
2,1
2,1
VI/O [V]
3,3
(3,14 3,6)
3,3
(3,14 3,6)
3,3
(3,14 3,6)
3,3
3,3
10
12
17
16
48 (8 + 40)
Performance Monitoring
Podstawka
(A)
Socket 7, P55C
konkurentw Intela. Procesory z FSB 100 MHz rniy si w istotny sposb od dotychczasowych wersji 66 MHz. Nowo (a zarazem pewien problem techniczny) stanowio
uniezalenienie czstotliwoci szyny gwnej od magistrali PCI i AGP. Typowe dla dotychczasowej architektury byo uzyskiwanie czstotliwoci 33 MHz (taktujcej szyn
PCI) poprzez prosty podzia zegara magistrali procesora (66 MHz : 2). Szyna AGP otrzymywaa natomiast peny przebieg 66 MHz. Wszystkie te przebiegi byy ze sob wspaniale
zsynchronizowane, bowiem wywodziy si ze wsplnego rda. Ten prosty mechanizm
podziau stosowany by dla FSB 75 MHz, a nawet 83 MHz, co znosiy z rnym szczciem
ukady peryferyjne PCI i AGP (gwarancja dziaania obejmuje zakres do 33 MHz). Na rynku
znalaza si niestety zbyt dua liczba pyt gwnych pozwalajcych na manipulacj czstotliwociami magistral w zakresie wybiegajcym czsto poza granice zdrowego rozsdku.
1178
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1179
300
333
350
366
380
Architektura
RISC 86
Technologia
0,25 m
266
300
400
450
475
500
333
350
366
380
400
450
475
500
Magistrala [MHz]
100/66 100/66
66
100
66
95/75
100
100
95
100
Mnonik (BF)
2,5 /4 3/4,5
3,5
5,5
4/5
4,5
L1 Cache (kod)
32 KB, 2Associative
20 KB Predecode Cache
L1 Cache (dane)
32 KB, 2Associative, WB
L2 Cache on Chip
Pipe-Lines
Pipe-Line Stages
6 (FP: 7)
8192
16
VCORE [V]
2,2
2,2/2,4
VI/O [V]
3,3
14,7
17,2
19,0
Return Stack
Renaming Registers
Podstawka
(A)
2,2
19,95
20,8
21,6
22,7
18,8
19,8 20,75
28,4(A) 29,6(A)
16
48 (8 + 40)
Socket Super 7
Podnoszenie ponad miar czstotliwoci szyny PCI zagraa nie tylko kartom graficznym
i innym urzdzeniom PCI, ale ma rwnie ujemne skutki dla kontrolera IDE, co objawia
si moe sporadycznymi bdami zapisu i odczytu.
Powana trudno powstaje w momencie, gdy czstotliwo przebiegu bazowego (magistrala FSB) wynosi 100 MHz. Z takiego rda nieatwo jest uzyska zsynchronizowane przebiegi 33 MHz i 66 MHz. Stosuje si dwa sposoby podejcia do tego problemu. Pierwszy z nich to asynchroniczny tryb pracy. Magistrala gwna i procesor maj
wasny zegar 100 MHz. Szyna AGP wyposaona zostaje w niezaleny generator 66 MHz,
a jego sygna posyany jest na magistral PCI po podziale przez 2. Rozwizanie drugie
to tak zwany tryb pseudosynchroniczny, polegajcy na przemylnym wyprowadzaniu
(poprzez kolejne dzielenia i mnoenia) potrzebnych czstotliwoci (66 i 33) z zegara
100 MHz. Tryb asynchroniczny ma istotn wad: poczenie i wsppraca magistral taktowanych rnymi czstotliwociami wymaga stosowania buforw porednich przechowujcych dane. Skomplikowany na pozr tryb pseudosynchroniczny gwarantuje lepsze
sprzenie, bowiem mimo nierwnomiernoci cyklw ich wzajemne przesunicia s jednoznacznie zdefiniowane i kontrolery magistral mog lepiej przewidzie stosowne
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1179
1180
Anatomia PC
dla wymiany danych momenty. Magistrala 100 MHz to nie jedyna nowo wprowadzona
do procesorw AMD K6-2. Drugim istotnym elementem byy rozszerzenia o funkcje
3DNow! (opisane w rozdziale 1.).
Procesory rodziny K6 (w tym rwnie K6-2) dysponoway specjalnym rejestrem konfiguracyjnym umoliwiajcym aktywowanie funkcji WA (Write Allocation). Tryb ten stanowi pewn szczegln form obsugi pamici podrcznej, ktra w wikszoci typowych zastosowa przynosia wzrost wydajnoci.
Stay wzrost czstotliwoci taktowania procesorw spowodowa po raz pierwszy wystpienie ciekawego fenomenu. Procesory AMD K6-2 w wersji 350 MHz doprowadziy
jako pierwsze do zawieszania si systemu operacyjnego i to z dosy nieoczekiwanego
powodu. Zjawisko to wywoane byo po prostu nadmiern prdkoci oblicze! Bd
mia swoje rdo w sterownikach Windows 95 (na przykad ios.vdx), ktre podczas
wykonywania ptli doprowadzay do dzielenia przez zero. Problem nie dotyczy Windows NT i Windows 98.
Rodzina K6 III
Projekt tego procesora rozwijany by przez AMD pod kryptonimem Sharptooth, a jdro
okrelane byo mianem CXT. K6 III to w zasadzie K6-2 wzbogacony o pami podrczn L2 zlokalizowan bezporednio w strukturze3 procesora (On-Die) (tabela A.4).
Wan cech architektury K6 III by fakt, i (w odrnieniu od Pentium II, a nawet
Pentium III) magistrala BSB (Back Side Bus) czca L2 z procesorem taktowana bya
pen czstotliwoci zegara CPU.
W fazie przejciowej (midzy K6-2 a K6 III) na rynku znajdoway si zarwno egzemplarze K6-2 z jdrem starego typu (Chomper), jak i modele bdce de facto K6 III (jdro typu CXT). Procesory te mona rozrni w bardzo prosty sposb: Chomper ma
naniesiony w lewym dolnym rogu obudowy napis 26050, natomiast CXT 26351.
Decydujcym kryterium jest odpowied procesora na rozkaz ERWKF. K6-2 odpowiada
sekwencj 05h-8h-00h (w kolejnoci: Family-Model-Stepping). W przypadku jdra CXT
odpowied brzmi 05h-08h-0Ch.
AMD nie wprowadzio w tym przypadku adnych nowych, niekompatybilnych4 rozszerze, takich jak SSE Intela. Nadal obowizywa kurs na 3DNow!, tym bardziej, e coraz
wiksza liczba producentw oprogramowania zdawaa si je akceptowa.
3DNow! nie potrzebuje wsparcia systemu operacyjnego przy zachowywaniu rejestrw.
S one, podobnie jak MMX, zamaskowane pod jednostk FP. Architektura 3DNow!
stosuje za to bardziej wyrafinowane rozkazy. K6 III nie wprowadza rwnie adnych
nowych sztuczek z pamici podrczn (takich jak strumieniowanie w Pentium III).
Pozycja rynkowa K6 III miaa stanowi przeciwwag dla konkurencyjnych produktw
Intela procesorw Pentium II i Pentium III. Wersja K6 III 400 MHz odpowiadaa
3
Pami podrczna L2 nie zajmuje dodatkowej powierzchni, bowiem ukryta jest pod samym procesorem.
Cakowita grubo struktury ronie przez to o okoo 1 mm.
Zmieniony zosta natomiast (w stosunku do K6-2) sposb aktywowania trybu WA (Write Allocation).
1180
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1181
450
Architektura
RISC 86
Technologia
0,25 m
400
Magistrala [MHz]
Mnonik (BF)
450
100
4,5
L1 Cache (kod)
32 KB, 2Associative
20 KB Predecode Cache
L1 Cache (dane)
Pipe-Lines
10
Pipe-Line Stages
6 (INT)
FPU Units
1 (Non-Pipelined)
2/2
Renaming Registers
8192
VCORE/VI/O [V]
Pobr mocy, typ./maks. [W]
Podstawka
2,4/3,3
16,1/26,8
17,7/29,5
Socket Super 7
Athlon
Athlon5 definiowany jest przez AMD jako procesor sidmej generacji (rysunek A.3).
Prototyp zosta zaprezentowany pod koniec 1998 roku, ale stosunkowo dugo czeka na
wprowadzenie do produkcji seryjnej. Pierwsze egzemplarze produkowano w technologii 0,25 m (w terminologii AMD Model 1 lub K7). Modele nalece do tej rodziny
wytwarzane byy w wersjach 500, 550, 600, 650 i 700 MHz (tabela A.5). Miay du
obudow (SECC) mieszczc modu ze zczem krawdziowym (typu Slot-A). Pytka
moduu bya nie tylko nonikiem struktury pprzewodnikowej samego CPU. Przylutowane do niej byy rwnie chipy pamici podrcznej L2 (512 KB). Pami t taktowano
z czstotliwoci rwn co najwyej poowie czstotliwoci zegara procesora.
Przejcie do technologii 0,18 m pozwolio na przekroczenie prestiowej bariery 1 GHz.
W technologii tej wytwarzana bya midzy innymi rodzina procesorw Athlon, okrelana
wspln nazw Model 2 lub K75 (tabela A.6). Naleay do niej nastpujce wersje
5
Pod nazw Athlon ukrywa si w gruncie rzeczy kilka rnych procesorw; szczegy w dalszej czci tekstu.
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1181
1182
Anatomia PC
Rysunek A.3.
Schemat blokowy
procesorw AMD
Athlon (K7)
Ibsbi*.%/1bkqofbp&
QI?
>aaobpp
JOLJ
Ibsbi*/%/23bkqofbp&
I.@lab@^`eb731H?
AB@LABOu53*;JLMP
?o^k`eMobaf`qflk
A.
CMRPq^`hJ^m
A^q^
Fkpqor`qflk
@lkqoliRkfq
ObdfpqboObk^jb
4/
?RP
Fkqboc^`b
Rkfq
A/
CMR,Jbaf^
P`ebaribo
?rccbo
03JLMP
CMR
ObdfpqboCfib
?rccbo
55bkqofbp
A0
?rccbo
4/JLMP
?rccbo
.2JLMP
Fkqbdbo
P`ebaribo
@lkqoli
@il`h
CMR*-
CMR*.
CMR*/
CPQLOB
C>AA
JJU>IR
0AKlt
CJRI
JJU>IR
JJUJri
0AKlt
FBR*-
>DR*-
FBR*.
>DR*.
Nrbrb711bkqofbp
Mloq*?
I.A^q^@^`eb731H?
Ibsbi*.%0/bkqofbp&
QI?
>DR*/
FJRI
Il^a,PqlobRkfq
Mloq*>
FBR*/
I*/@^`eb
@lkqoliibo
I*/
PO>J
Ibsbi*/%/23bkqofbp&
procesorw: 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000 i 1100 MHz. Wszystkie
miay ten sam typ obudowy, tzn. modu ze zczem Slot-A. Rozmiar i szybko taktowania
pamici podrcznej L2 s takie same jak w przypadku procesorw w wersji Model 1.
Kolejnym krokiem wynikajcym z postpu w rozwoju technologii pprzewodnikowej
bya integracja pamici podrcznej L2 w obrbie struktury pprzewodnikowej samego
procesora. Rozmiar L2 zosta zredukowany o poow, ale w zamian za to bya ona taktowana z pen czstotliwoci zegarow CPU. Procesory takie znane byy pod nazw
Athlon/Thunderbird i mogy wystpowa w wersjach 650, 700, 750, 800, 850, 900, 950
i 1000 MHz. Thunderbird wytwarzany by prawie wycznie w nowej (i taniej) obudowie
ceramicznej (PGA), podobnej do tej, ktr zacz stosowa Intel po rezygnacji z obudowy Slot-1. Podstawka AMD nazwana zostaa Socket-A.
Troch zamieszania powodowaa jednoczesna obecno na rynku dwch typw Thunderbird. Pewna niewielka liczba procesorw opakowana zostaa mianowicie we wczeniej stosowan obudow Slot-A. Ten rodzaj CPU (wystpujcy pod nazw Model 4)
przeznaczony by w zasadzie dla cile okrelonej grupy odbiorcw OEM, ale jak to zwykle
bywa, pojawi si te na wolnym rynku. To, i posiada on zcze krawdziowe i pasowa (mechanicznie) do pyt dla procesorw Athlon, nie oznaczao bynajmniej, e w nich
funkcjonowa, a jeli nawet, to tylko w niektrych. Rnice sigay gbiej i dotyczyy
strony elektrycznej. Rynek nigdy nie doczeka si jasno sprecyzowanych regu, ktra z pyt
gwnych (i w jakich warunkach) moga si do tego nadawa. Taki stan rzeczy by wynikiem niedopasowania parametrw interfejsu CPU i chipsetu.
1182
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1183
K7-550
K7-600
Architektura
RISC
Technologia
0,25 m
500
550
K7-650
K7-700
650
700
600
100
L1 Cache (dane/kod)
L2 Cache
TLB
Superscalar
Pipe-Line Stages
10 (INT), 15 (FP)
2048
Return Stack
12
4(A)
2,475 2,625 lub 3,15 3,45(B)
VL2 [V]
VCORE [V]
1,6
25
30
Podstawka
33
36
33
Slot A
(A)
Rodzina procesorw Athlon jest dosy liczna i naley do niej rwnie Duron (wczeniejsza
nazwa: Spitfire), bdcy oszczdnociow wersj jdra Thunderbird. Pami L2 zredukowano do rozmiarw 64 KB, ale reszta architektury K7 pozostaa nienaruszona. Mimo
ostrych ci w obszarze L2 Duron nie jest wcale taki zy, a jego moc obliczeniowa wydaje
si by wystarczajca dla wikszoci popularnych zastosowa. By w kadym razie szybszy
od porwnywalnego produktu Intela (Celeron 600) przy niszej cenie. Procesory Duron
produkowano wycznie w obudowie Socket-A w odmianach 550, 600, 650 i 700 MHz.
Wszystkie modele rodziny Athlon/Duron bazuj na jdrach wyposaonych w tej samej
wielkoci pami podrczn L1 rwn 128 KB (po 64 KB dla danych i kodu).
W dalszej czci rozdziau omwione zostan gwne cechy charakterystyczne architektury Athlon. Czytelnikom zainteresowanym pogbieniem wiedzy na ten temat mona poleci zbir bogatej literatury publikowanej przez sam firm AMD6.
Mikroarchitektura
Athlon zawiera 9 jednostek wykonawczych, ktre mog pracowa rwnolegle:
3 jednostki adresowe,
http://www.amd.com/products/cpg/athlon/techdocs.
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1183
1184
Anatomia PC
600
650
700
750
800
Architektura
RISC
Technologia
0,18 m
550
600
650
700
750
800
950
1000
850
900
950
1000
L2 Cache
TLB (kod/dane)
24:256/32:256
Superscalar
Pipeline (Stages)
10 (INT), 15 (FP)
/
2048
Return Stack
12
4(A)
2,475 2,625 lub 3,15 3,45(B)
VL2 [V]
VCORE [V]
1,6
20
21
22
1,7
24
Podstawka
(B)
900
100
L1 Cache (dane/kod)
(A)
850
25
29
1,8
30
34
35
37
Slot-A
Blok jednostek wykonawczych zasilany jest przez trzy uniwersalne dekodery, ktre w myl
architektury RISC przetwarzaj kod x86 na wewntrzne rozkazy MOPS (Macro-OPs)
o staej dugoci. Makrorozkazy te zawieraj z kolei od 1 do 2 operacji elementarnych (OPs).
Proces dekodowania moe przebiega ciek bezporedni (Direct Path), co ma miejsce
w przypadku typowych i prostych instrukcji x86 o dugoci do 15 bajtw. cieka dodatkowa (Vector Path) dekoduje rozbudowane polecenia kompleksowe. Jej praca polega na
rozwijaniu zdekodowanych sekwencji z pamici staej MROM (Macro Code ROM).
Oto kilka przykadw pracy dekodera K7:
1184
Assembler
cieka
Rozkad
Direct Path
1 OP ()
Direct Path
2 OPs:
1 OP ()
1 OP ( )
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
Assembler
cieka
Rozkad
Direct Path
2 OPs:
1 OP ( )
1 OP ()
1185
Pami podrczna L1
Rozmiar pamici podrcznej L1 procesora K7 (128 KB po 64 KB na dane i instrukcje) stanowi jak na razie swoisty rekord w tej dziedzinie. Dla porwnania mona poda,
i Pentium II dysponowa jedynie jedn czwart tej wartoci. W procesorach z ma
pamici podrczn obserwuje si stosunkowo niekorzystne zjawisko nazywane zym
skalowaniem. Oznacza to, i podnoszenie czstotliwoci taktowania takiego procesora
nie przynosi od pewnego momentu prawie adnego (wspmiernego w skali procentowej) wzrostu wydajnoci. Dua pami podrczna L1 jest natomiast gwarancj dobrego
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1185
1186
Anatomia PC
skalowania, to jest w miar liniowego przyrostu mocy obliczeniowej wraz ze zwikszaniem czstotliwoci taktowania. Aby podnie t czstotliwo, wystarczy poprawi parametry technologiczne (przejcie z procesu 0,25 m na 0,18 m). Nie trzeba ju jednak
wprowadza adnych zmian w architekturze.
Wewntrzny system sterowania procesora gwarantuje jednoczesny dostp do pamici
podrcznej (L1 Data Cache) dwm instrukcjom (Multi-Banking Access). Jednostka administrujca cyklami dostpu do pamici LSU (Load/Store Unit) dysponuje buforem
magazynujcym do 44 odwoa. LSU przeglda zawarto kolejki i prbuje tak grupowa odwoania, by maksymalnie wykorzysta magistral pamiciow (cykle Burst).
Pami podrczna L2
K7, podobnie jak Pentium II, oddawa do dyspozycji pamici podrcznej L2 specjaln
magistral BSB (Back Side Bus). Nowoci w architekturze K7 bya moliwo programowania czstotliwoci zegara BSB w zalenoci od jakoci zastosowanych kostek
Cache-RAM, ktre (tak jak w Pentium II), osadzane byy na module procesora w ssiedztwie jego struktury pprzewodnikowej. Zakres regulacji obejmowa stopnie od penej
prdkoci (zegar 1:1) poprzez 1:2 do 1:3. Dla pierwszego z nich trzeba byoby stosowa
specjalne ukady DDR-SRAM (Double Data Rate SRAM). Wprowadzenie moliwoci
regulacji zegara BSB miao wycznie podoe ekonomiczne i nie stanowio adnego
ulepszenia. atwiej jest produkowa w ramach jednej rodziny procesorw odmiany przeznaczone dla zwykego uytkownika, dla stacji roboczych lub wreszcie do serwerw. Procesory K7 z pamici L2 taktowan 1:1 nigdy nie ujrzay wiata dziennego. Dopiero
przejcie na technologi 0,18 m pozwolio na integracj L2 na strukturze CPU i taktowanie w trybie 1:1 (Model 2).
K7 dysponowa wewntrznym rejestrem TAGRAM, zdolnym do zarzdzania pamici
podrczn L2 o rozmiarze nieprzekraczajcym 512 KB. W fazie promocji mwio si
o modelach procesora z pamici 2, a nawet 8 MB (z zastosowaniem zewntrznego rejestru TAGRAM, tak jak w przypadku Pentium II), ale ostatecznie zatrzymano si na rozmiarze 512 KB. Zakres przestrzeni adresowej samego procesora wynosi 4 TB, ale specyfikacja zcza Slot-A ograniczaa go do 4 GB.
Magistrala
Zdecydowan nowo stanowi magistrala EV-6, ktra moe by taktowana nawet do
200 MHz. Jej konstrukcja zapoyczona zostaa z procesora Alpha 21624 firmy Digital.
Nie ma w tym nic dziwnego, jeli uwzgldni fakt, i jeden z gwnych projektantw
procesora K7, Dirk Meyer, przeszed do AMD z firmy Digital. Zcze krawdziowe
moduu procesora (nazywane przez AMD Slot-A) odpowiada w swej konstrukcji mechanicznej (raster i rozmiary kontaktw) podstawce Slot-1 Intela, ale na tym koczy si
podobiestwo. Sygnay magistrali i protok odpowiadaj zupenie innej specyfikacji.
EV-6 jest szyn 72-bitow, przy czym na kady bajt danych przypada 1 dodatkowy bit
ECC (64+8ECC).
Magistrala EV-6 ma cenn waciwo, istotn w systemach wieloprocesorowych. Kady z procesorw dysponuje logicznie niezalen, bezporedni magistral realizujc
wirtualne poczenia wzajemne (Point to Point). EV-6, kluczowana zegarem 100 MHz,
1186
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1187
zapewnia w trybie DDR (dwa transfery w jednym cyklu zegara) przepustowo 1,6 GB/s,
czyli znacznie wicej ni magistrala GTL+ rodziny P6 (Pentium II, III itd.), nawet jeli
podniesie si jej czstotliwo do 133 MHz. Szyna GTL+, taktowana zegarem 100 MHz,
osiga w szczycie transfer 800 MB/s, a 1066 MB/s przy podkrceniu zegara do 133 MHz.
Takie samo pasmo mog zaoferowa pamici SDRAM PC-133. Dla potrzeb nowej techniki opracowane zostay specjalne typy pamici: RDRAM (Rambus Direct RAM) oraz
DDR-SDRAM. Ukady tego rodzaju oferuj strumie szerokoci 1,6 GB/s ju przy czstotliwoci 100 MHz.
Na skutek zmian trybu sterowania linii konieczne stao si wprowadzenie nowych chipsetw. Pierwsze opracowanie pochodzio z firmy VIA (KT-133). Thunderbird spotka
mona byo pocztkowo w dwch wersjach, bowiem na rynek wypuszczona zostaa
rwnie seria w obudowie Slot-A, ale jak ju wspomniano wczeniej w tym rozdziale,
funkcjonoway one jedynie z niektrymi pytami przeznaczonymi dla starych procesorw Athlon.
Thunderbird z ograniczon pamici L2 (Duron-Spitfire) nosi oficjaln nazw Model 3.
Procesory te produkowane byy ju wycznie w obudowie Socket A. atwo zauway,
i nazwy procesorw AMD czone s czsto z kryptonimami (np. Spitfire), ktre zostay przyjte we wczesnych fazach projektowych nad strukturami pprzewodnikowymi jdra procesora i w zaoeniach do strategii marketingowych (Road Map). Oprcz
tego AMD posuguje si numerami modeli. Aby si nie pogubi w tych zawiociach,
niezbdne jest krtkie zestawienie (tabele A.7 oraz A.8).
Procesory z jdrem Palomino wprowadzane byy na rynek pocztkowo jako Athlon-4
(czwrka w oznaczeniu miaa nawizywa do numeracji konkurencji Intel Pentium 4),
ostatecznie przyjto jednak nazw Athlon XP (tabela A.9). Ich struktura pprzewodnikowa
wykonywana bya w technologii 0,18 m, a liczne zmiany i poprawki spowodoway
zmniejszenie poboru mocy o okoo 20% przy jednoczesnym zwikszeniu wydajnoci
(15% wedug AMD i 5 10% wedug oglnie stosowanych programw testowych).
Nastpny w kolejnoci numerw Model 5 o kryptonimie Mustang nigdy si na rynku
nie pojawi. Firma AMD rozpocza produkcj procesora Athlon XP z jdrem Palomino
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1187
1188
Anatomia PC
Mod. 2
Mod. 3
Mod. 4
Nazwa
Athlon
Athlon
Duron
Athlon
Kryptonim
K7
K75
Spitfire
Thunderbird
Technologia [m]
0,25
0,18
0,18
0,18
100
100
100
Zegar [MHz]
500 700
Mod. 5
Mustang
100 i 133
650 1400
L1(A)[KB]
64+64
64+64
64+64
64+64
L2(B) [KB]
512 (2:1)
512 (2:1)
64 (1:1)
256 (1:1)
1,6
1,6 1,8
1,6
1,75
Podstawka
Slot A
Slot A
Socket A
Socket A
Mod. 7
Mod. 8(C)
Mod. 8(D)
Mod. 10
Athlon XP
Athlon XP
Athlon XP
Kryptonim
Palomino
Morgan
Thoroughbred
Thoroughbred-B
Barton
Technologia [m]
0,18
0,18
0,13
0,13
0,13
133
100
133
133 166
166
Zegar [MHz]
1333 1667
1467 2167
1833 2167
(A)
L1 [KB]
64+64
64+64
64+64
64+64
64+64
L2(B) [KB]
256 (1:1)
128 (1:1)
256 (1:1)
256 (1:1)
512 (1:1)
1,75
1,5 1,65
1,6 1,65
1,65
Podstawka
Socket A
Socket A
Socket A
Socket A
Socket A
(A)
Code+Data.
(1:1) L2 taktowane zegarem CPU, (2:1) L2 taktowane poow zegara CPU.
(C)
Do grupy Mod. 8 zaliczany jest rwnie procesor Athlon XP/MP 2100 (1733 MHz) z jdrem Thoroughbred.
(D)
Z FSB 166 MHz zaliczane przez AMD do grupy Mod.8
(B)
1188
dziewiciostopniowa superskalarna,
3 jednostki adresowe,
magistrala FSB pracuje w trybie DDR i taktowana jest zegarem 133 MHz
(co odpowiada maksymalnemu pasmu przepustowemu 2,1 GB/s),
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1189
650
700
750
800
Architektura
RISC
Technologia
0,18 m (Spitfire)
600
650
700
750
800
850
900
950
850
900
950
100
L1 Cache (kod)
64 KB
L1 Cache (dane)
64 KB
L2 Cache
Superscalar/Out of Order
Pipeline (Stages)
10 (INT), 15 (FP)
Thermal Diode
VCORE [V]
1,6
17,1
18,4
Obudowa/Podstawka
19,6
20,9
22,1
23,4
24,7
25,9
Jdro Palomino tkwi we wntrzu procesorw potocznie okrelanych jako Athlon-XP i Athlon-MP7 oraz (ze zmniejszon pamici L2) w Duronach Model 7, gdzie nosi nazw Morgan
(tabela A.11).
W poowie roku 2002 na rynku pojawiy si pierwsze egzemplarze procesorw Athlon
wykonywanych w technologii 0,13 m (jdro Thoroughbred) z pamici L2 o rozmiarze
256 KB. Struktura obejmowaa okoo 38 milionw tranzystorw. Przy okazji poprawione
zostay niektre elementy mikroarchitektury, m.in. organizacja TLB. Caa seria okrelana oficjalnie jako Model 8 zawiera jednostki XP1700 XP2700, co odpowiada zakresowi zegara taktujcego 1467 2167 MHz. Czstotliwo FSB pozostawaa pocztkowo na poziomie 133 MHz, ale w arkuszach danych pojawiy si rwnie procesory 2600+
i 2700+ (odpowiada 2083 MHz i 2167 MHz) specyfikowane na FSB 166 MHz. Struktury Thoroughbred zasilane byy napiciem 1,5 1,6 V, a powyej 1800 MHz napiciem
1,65 V (tabela A.12a). Kolejne procesory tej serii zawieray nieco zmodyfikowane jdro
(Thoroughbred-B), w ktrym zmieniono nieco ukad blokw funkcjonalnych na paszczynie pytki krzemowej i zoptymalizowano sie pocze wewntrznych (tabela A.12.b).
Nowe struktury miay niewiele wicej tranzystorw (37,6 zamiast 37,2 milionw) i zajmoway troch wicej miejsca (84 zamiast 80 mm2).
Kolejna generacja procesorw Athlon wprowadzona zostaa wraz z przejciem na FSB
166 MHz. Jdro takie nosi nazw Barton (Model.10), skada si z ponad 54 milionw
tranzystorw, wytwarzane jest w technologii 0,13 m i pracuje z FSB o czstotliwoci
7
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1189
1190
Anatomia PC
700
750
800
850
Architektura
RISC
Technologia
0,18 m (Thunderbird)
650
100
700
750
800
850
900
950
1000
900
950
1000
100/133
L1 Cache (dane/kod)
L2 Cache
Superscalar/Out of Order
Pipelines (Stages)
10 (INT), 15 (FP)
Thermal Diode
VCORE [V]
1,75
23,8
25,2
26,6
Obudowa/Podstawka
28,0
29,4
29,2
30,3
31,5
1133
1200
1266
1300
Architektura
RISC
Technologia
0,18 m (Thunderbird)
1333
1400
1100
1133
1200
1266
1300
1333
1400
100
133
100/133
133
100
133
100/133
L1 Cache (dane/kod)
L2 Cache
Superscalar/Out of Order
Pipelines (Stages)
10 (INT), 15 (FP)
Thermal Diode
VCORE [V]
1,75
34,5
35,5
37,5
38,3
39,0
39,9
41,2
166 MHz lub 200 MHz (tabela A.13.). Pami podrczna L2 (On Die) ma rozmiar 512 KB
i taktowana jest penym zegarem CPU. Zwikszenie pamici spowodowao przyrost powierzchni struktury pprzewodnikowej z 84 mm2 (Thoroughbred-B) do 101 mm2 (Barton).
Algorytm pracy L2 w procesorach Athlon XP odbiega od oglnie przyjtych rozwiza.
Jeeli procesor da dostpu do danych, ktrych nie moe mu udostpni L1, system
siga do pamici operacyjnej (Cache Miss). Dane takie nie trafiaj jednak najpierw do
L2, lecz transferowane s bezporednio do L1. Rola pamici L2 ogranicza si do przyjmowania danych wyrzuconych z L1 (Victims) z powodu braku miejsca. Wida wyranie, e pamici podrczne przechowuj stale rne dane w klasycznej architekturze
zawarto L1 ma swe odbicie w czci L2. Jest wic moe w gruncie rzeczy nawet uzasadnione (chtnie uywane przez AMD) wyraanie rozmiaru pamici podrcznej przez
liczb 640 KB widzian jako sum L1 i L2.
1190
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
Dodatek A
1191
1600+
1700+
Architektura
1900+
2000+
1600
1667
RISC
Technologia
Zegar CPU [MHz]
1800+
0,18 m (Palomino)
1333
1400
1467
1533
133
64/64
L2 Cache
Superscalar/Out of order
Pipelines (Stages)
10 (INT), 15 (FP)
Thermal Diode
VCORE [V]
1,75
34,3
35,9
Obudowa/Podstawka
36,6
37,7
38,9
40,0
1200
1300
1200
1300
OPGA/Socket-A
950
1000
1100
Architektura
RISC
Technologia
0,18 m (Morgan)
900
950
1000
1100
100
64/64
L2 Cache
Superscalar/Out of order
Pipelines (Stages)
10 (INT), 15 (FP)
Thermal Diode
VCORE [V]
1,75
24,4
25,4
Obudowa/Podstawka
26,3
28,7
31,3
34,3
Barton wymaga naturalnie nowych chipsetw tzn. nForce2, KT400 i SiS746FX lub nowszych. Niektre pyty wyposaone ju w te chipsety wymagaj aktualizacji BIOS-u.
%>#PFT\GL>2&(>#PCVQOKC2%9[FCPKG+:>4&#FQE
1191