FAMILIAS LGICAS

Las tecnologas de fabricacin de los circuitos integrados digitales determinan diferentes propiedades de operacin como niveles de tensin, margenes de ruido, potencia disipada, cargabilidad de entrada y salida, etc. Las familias lgicas son conjuntos de compuertas basadas en una tecnologa de transistores determinada. Las distintas compuertas lgicas exhiben diferentes comportamientos elctricos ante los valores de entrada, condiciones ambientales existentes, y condiciones de salida. La fabricacin de circuitos digitales est dirigida a disminuir el espacio de los circuitos, la velocidad de respuesta, envejecimiento de los componentes, tolerancias y la disminucin de potencia consumida entre otros.

FAMILIAS TTL Y CMOS La compuerta TTL fue una mejora introducida a la compuerta DTL. Los parmetros ms importantes de las compuertas TTL son el retardo de propagacin (ns), la disipacin de potencia (mW), y el producto velocidad -potencia (pJ). El producto velocidad-potencia indica un retardo en la propagacin con una disipacin de potencia determinada. Caractersticas Generales de los Circuitos Digitales Las caractersticas de un circuito digital se usan con el fin de comparar las compuertas de las distintas familias lgicas. Estas se listan a continuacin:

Fan Out (Cargabilidad de salida): Es el mximo nmero de cargas que pueden ser gobernadas en la salida de la compuerta sin alterar su operacin normal. Fan In (Cargabilidad de entrada): Es el mximo nmero de entradas que puede tener una compuerta. Tensin de Umbral: Una curva de transferencia de una puerta lgica inversora se muestra en la figura 9.1.1. En la figura se distinguen dos tensiones de umbral; la primera para el estado lgico cero (Vu, 0) y la segunda para el estado lgico uno (Vu, 1). Los puntos de pendiente -1 representan estas tensiones de umbral. Por lo tanto, la tensin de umbral es la tensin en la que la compuerta comienza a cambiar de estado lgico. Margen de ruido: Es el lmite de tensin de ruido admisible a la entrada del elemento lgico, sin registrar cambios en el estado de la salida. Existen dos mrgenes de un ruido, uno para el estado lgico uno y otro para el estado lgico cero.

Figura 9.1.1. Curva de transferencia de un circuito lgico inversor Vsal, 0 mx = Mxima tensin en la salida de una compuerta cuando su estado lgico es cero y con cargabilidad de salida mxima. Vsal, 1 mn = Mnima tensin a la salida de una compuerta cuando su estado lgico es uno y con cargabilidad mxima posible. Vu, 0 = Tensin de umbral del estado lgico de entrada cero. Vu, 1 = Tensin de umbral del estado lgico de entrada uno. En circuitos digitales es comn conectar dos puertas de las mismas caractersticas, una enseguida de otra, tal como indica la figura 9.1.2. Por consiguiente, la tensin mxima de entrada en estado cero VE,0 mx, es equivalente a la mxima tensin de salida en estado cero Vs,0 mx. De igual forma, la tensin mnima de entrada en estado uno VE,1 mn es igual a la tensin mnima de salida en estado uno Vs,1 mn.

Figura 9.1.2. Compuertas Lgicas Interconectadas. Los margenes de ruido se definen de la forma siguiente:

Margen de ruido en estado cero a la entrada: Es la diferencia entre Vu, 0 y VE,0 mx. M0 = Vu, 0 - VE,0 mx = Vu, 0 - Vs,0 mx Margen de ruido en estado uno a la entrada: Es la diferencia entre VE,1 mn y Vu, 1. M1 = VE,1 mn - Vu, 1 = Vs,1 mn - Vu, 1

Tiempo de programacin medio (tpd): Es el tiempo de retardo promedio en la transicin de una seal de la entrada a la salida en los casos que esta pasa del estado 1 a 0 y viceversa. Potencia disipada: Es la potencia consumida por la compuerta. La disipacin de potencia en funcin de la frecuencia de una compuerta TTL es constante dentro del rango de operacin. En cambio, la compuerta CMOS depende de al frecuencia (ver figura 9.1.3).

Figura 9.1.3. Curva de potencia en funcin de la frecuencia

Producto potencia dispada-tiempo de propagacin: Es el producto de los dos tipos de caractersticas mencionadas. La velocidad de la compuerta es inversamente proporcional al retardo de propagacin. Familia TTL (Lgica de Transistor - Transistor) Esta fue la primera familia de xito comercial, se utiliz entre 1965 y 1985. Los circuitos TTL utilizan transistores bipolares y algunas resistencias de polarizacin. La tensin nominal de alimentacin de los circuitos TTL son 5 V DC. Niveles Lgicos TTL En el estudio de los circuitos lgicos, existen cuatro especificaciones lgicos diferentes: VIL, VIH, VOL y VOH.

En los circuitos TTL, VIL es la tensin de entrada vlida para el rango 0 a 0.8 V que representa un nivel lgico 0 (BAJO). El rango de tensin VIH representa la tensiones vlidas de un 1 lgico entre 2 y 5 V. El rango de valores 0.8 a 2 V determinan un funcionamiento no predecible, por la tanto estos valores no son permitidos. El rango de tensiones de salida VOL, VOH se muestra en la figura 9.1.4.

Figura 9.1.4. Nivel lgico de entrada de un circuito TTL Circuitos Lgicos CMOS (Metal xido Semiconductor Complementario) La tecnologa CMOS es la ms utilizada actualmente para la construccin de circuitos integrados digitales, como las compuertas, hasta los circuitos como las memorias y los microprocesadores. La tensin nominal de alimentacin de los circuitos CMOS son +5 V y +3,3 V. Niveles Lgicos CMOS En la figura 9.1.5. se muestran las tensiones VIL, VIH, VOL, VOH vlidas para los dispositivos CMOS de nivel +5 VDC.

Figura 9.1.5. Nivel Lgico de Entrada de un circuito CMOS +5 V CONFIGURACIN DE SALIDAS EN LAS FAMILIAS TTL Y CMOS El funcionamiento interno de estos dispositivos se rige por dos estados bien diferenciados a los cuales se les asigna los valores lgicos uno o cero. La convencin es asignar el valor lgico uno al interruptor y el valor lgico cero al interruptor abierto. En lugar de interruptores se usan transistores bipolares o unipolares. Configuraciones de Salida en las Compuertas TTL Las compuertas TTL tienes tres tipos de configuraciones de salida: 1. Salida de Colector Abierto. 2. Salida de Poste Totmico. 3. Salida de Tres Estados. Compuerta con Salida de Colector Abierto La compuerta bsica TTL fue una modificacin DTL. La figura de la compuerta citada se muestra en la figura 9.2.1.

Figura 9.2.1. Compuerta NAND TTL de colector abierto La resistencia externa RL debe conectarse para que la salida hale hacia el nivel alto, cuando el transistor Q3 est en corte. Si cualquiera de los niveles lgicos de entrada es cero, la juntura base-emisor en Q1 se polariza directamente. Por consiguiente, la tensin en la base Q1 es igual a:

0.2 V(Tensin de entrada) + 0.7(VbeQ1) = VbQ1 = 0.9 V El transistor Q3 comienza a conducir cuando la suma de las cadas de tensin de VbcQ1, VbeQ2 y VbeQ3 sean superiores a 1.8 V. Como la tensin en VbQ1 es 0.9.V, el transistor Q3 queda en estado de corte. Por lo tanto, s se conecta una resistencia al colector, la tensin de salida ser un 1 lgico. Si todos los niveles lgicos de entrada son 1, los transistores Q2 y Q3 se saturan debido a que la tensin en la base de Q1 es superior a la suma de las cadas de tensin VbcQ1, VbeQ2 y VbeQ3. Entonces el estado de salida es igual a cero lgico (0). Compuerta con Salida de Tipo Totmico (Totem Pole) Las compuertas se caracterizan por tener una impedancia de salida determinada. Esta impedancia se compone de una resistencia ms una capacitancia. La capacitancia se carga exponencialmente de bajo a alto segn la constante de tiempo RC, cuando el transistor de salida pasa de bajo a alto. La diferencia entre una compuerta de colector abierto y una de tipo totmico radica en el transistor Q4 y el diodo D1.

Figura 9.2.2. Compuerta TTL de salida tipo totmico La salida es baja cuando Q2 y Q3 se encuentran en saturacin como en la compuerta de colector abierto. La ecuacin siguiente expresa el valor de la tensin en el colector de Q2: 0.7(VbeQ3) + 0.2 V(VceQ2) = VcQ2 = 0.9 V Como F = VceQ3 = 0.2 V, el transistor Q4 est en corte por: 0.6 V(VbeQ4) + 0.6 V(VD1) < 0.11 V(VcQ2 VbQ4)

ya que VcQ2 = VbQ4 . Por lo tanto Q4 est en corte. El diodo se coloca para provocar una cada en el lazo y asegurar el corte de Q4con Q3 saturado. En una transicin de estado lgico 1 en la salida por causa de cambio en la entrada a 0, los transistores Q2 y Q3 se cortan. En este caso, la salida se mantiene un instante de tiempo baja debido a que el voltaje en el condensador no puede cambiar instantneamente. En el momento que Q2 entra en corte, Q4 conduce por el voltaje conectado a su base a travs de la resistencia de 1.6 KW. El transistor Q4 se satura momentneamente por la corriente exigida por el condensador, incrementndose el voltaje de acuerdo a una constante de tiempo RC. El proceso anterior es rpido por la baja resistencia equivalente entre 130 KW, la resistencia de saturacin del transistor y la resistencia del diodo. Por consiguiente, la transicin de un valor lgico bajo a uno alto es ms rpida. En la medida de acumulacin de carga a la salida, el voltaje de salida la corriente por el transistor Q4 disminuye, por lo que ste pasa a la regin activa. Entonces, el voltaje de salida es: F = 5 - 0.6 V(VbeQ4) - 0.6 V(VD1) = 3.6 V Compuerta con Salida de Tres Estados (Triestado) Las compuertas de tres estados por su construccin se clasifican en TTL y CMOS. La compuerta de tres estados se presenta en las compuertas de tipo totmico que permiten la conexin alambrada de las salidas para formar un bus comn. Las compuertas de tres estados tienen los siguientes estados de salida: 1. Un estado de bajo nivel (0). 2. Un estado de alto nivel (1). 3. un estado de alta impedancia o estado flotante (Z). En la figura 9.2.3. se muestran los smbolos de las compuertas.

Figura 9.2.3. Compuertas de tres estados La compuerta de tres estados funciona normalmente con la entrada B1 en alto. La compuerta inversora de tres estados se activa en su funcionamiento con la entrada B2 en bajo. Cuando la entrada C es baja, la salida es un circuito abierto

con con una impedancia alta, independiente del valor lgico en la entrada A1 (Ver figura Figura 9.2.3.a). En el estado Z no existe posibilidad de circulacin de corriente en ningn sentido. En la tabla 9.2.1. se indican los valores de salida para estas dos compuertas.

A1

B1

C1

A2

B2

C2

Tabla 9.2.1. Compuertas TTL de tres estados Compuerta de Tres Estados TTL El circuito en estado Z se basa en bloquear los dos transistores de la salida Totem- Pole a la vez cuando se active la entrada de control. La figura 9.2.4. muestra el inversor TTL 3-State. La entrada B2 en alto, hace que el transistor T5 se corte; por lo tanto la corriente base colector de T5 satura los transistores T6 y T7. El diodo D6 conduce y esto produce que los transistores de salida del circuito se corten, debido al potencial bajo en el emisor de T1 y el colector de T2. La conduccin de T1, bloquea a T2 y T4 no recibe corriente en la base, por lo que entra a estado de corte. De otro lado, el colector del transistor T2 queda a un potencial muy prximo a masa, llevando a T3 a corte.

Figura 9.2.4. Circuito Inversor de tres estados TTL Compuerta de Tres Estados CMOS En el circuito CMOS de la figura 9.2.5., el estado de la salida es igual a la entrada slo si la entrada B1 est en nivel alto (1). Cuando la entrada B1 est en nivel bajo (0), la salida se encuentra en nivel de impedancia alta (Z) y es independiente del nivel de entrada A1. En el funcionamiento del circuito interno de la figura 9.2.5., en el estado de entrada B1=0 conduce el transistorQP1 (canal P) y la activacin de este elemento hace conducir a QN3 (canal N); por lo tanto el drenador QN3 queda a un potencial de 0 V y esto sita al transistor QN5 en estado de corte. El potencial de 0 V en la puerta del transistor QP3 hace conducir a ste, colocando al transistor QP5 en estado de corte. En este estado de la entrada de control, los transistores de salida QP5 y QN5 estn en corte y el terminal de salida queda en estado de alta impedancia o tercer estado. Cuando la entrada B1 est en nivel bajo (1), el estado de salida es igual de la entrada, tal como se deduce del funcionamiento del circuito. Si la compuerta tiene estado de entrada A1=1, conduce el transistor QP5 y QN5 entra en corte, lo cual hace la salidaC1 igual a 1. Cuando A1=0, conduce el transistor QN5 y QP5 entra en corte, lo cual hace la salida C1 igual a 0.

Figura 9.2.5. Circuito de tres estados CMOS COMPUERTAS BSICAS Las compuertas bsicas se estudiaron en la leccin 1 del captulo 2. Las compuertas se encuentran disponibles segn la tecnologa de fabricacin. Familia CMOS Inversor Un dispositivo CMOS consiste en distintos dispositivos MOS interconectados para formar funciones lgicas. Los circuitos CMOS combinan transistores PMOS y NMOS. El conocimiento sobre el funcionamiento de los transistores MOS es importante para la comprensin de la leccin. La convencin de los transistores MOS de canal p y canal n es la siguiente:

Figura 9.3.1. Smbolos para transistores MOS La operacin del transistor MOS se basa en los siguientes preceptos bsicos:

1. El transistor MOS de canal p conduce cuando el voltaje de puerta a fuente es negativo. 2. El transistor MOS de canal n conduce cuando el voltaje de puerta a fuente es positivo. 3. Cualquiera de los dos dispositivos entra a corte cuando el voltaje de puerta a fuente es cero. El circuito mostrado en la figura 9.3.2. representa un inversor CMOS y est formado por un transistor de canal tipo P(QP1) y otro de canal tipo N(QN1). Cuando la entrada A1 est en nivel bajo (0), QP1 y QN1 estn a potencial cero. La entrada est a 0 V con respecto a la fuente de QN1 y a -VSS con respecto a la fuente de QP1. Como resultado el transistor QP1 se activa y el transistorQN1 se pone en estado de corte. El resultado es un camino de baja impedancia de VSS a la salida F y uno de alta impedancia de tierra a la salida. Cuando la entrada A1 est en nivel alto (1), QP1 y QN1 estn a potencial VSS. Como resultado el transistor QP1 se pone en estado de corte y el transistor QN1 se activa. El resultado es un camino de baja impedancia de tierra a la salida y uno de alta impedancia de VSS a la salida F. La tabla 9.3.1. ilustra los estados en el circuito lgico.

A1

Q1

Q2

ON

OFF

OFF

ON

Tabla 9.3.1. Tabla de Estados del Inversor CMOS

Figura 9.3.2. Circuito lgico de un inversor CMOS Compuerta NAND En una compuerta NAND CMOS, las entradas en nivel alto, hacen que los transistores QP1 y QP2 entren en corte y ambos transistores QN1 y QN2 en conduccin (Ver Tabla 9.3.2). La salida pasa a bajo (0) a travs de QN1 y QN2. Cuando ambas entradas estn en bajo, QP1 y QP2 entran a conduccin y QN1 y QN2 entran a corte. La salida pasa a alto a travs de QP1 y QP2. En las parejas de transistores ya sean de canal n de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conduccin. La salida pasa a alto (1) acoplandose a travs del transistor en conduccin a VSS. El circuito mostrado en la figura 9.3.3. representa una compuerta NAND CMOS.

A1 B1 QP1

QP2

QN1

QN2

ON

ON

OFF OFF 1

ON

OFF OFF ON

OFF ON

ON

OFF 1

OFF OFF ON

ON

Figura 9.3.3. Circuito lgico de la compuerta NAND CMOS Las entradas no usadas de una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe conectar a otra entrada o a uno de los dos terminales de alimentacin. Esto tambin es vlido para circuitos secuenciales y dems circuitos CMOS. Ejemplo: Contadores, Flip-Flops, etc. Compuerta NOR En una compuerta NOR CMOS, las entradas en nivel alto, hacen que los transistores QP1 y QP2 entren en corte y ambos transistores QN1 y QN2 en conduccin (Ver Tabla 9.3.3). La salida pasa a bajo (0) a travs de QN1 y QN2. Cuando ambas entradas estn en bajo, QP1 y QP2 entran a conduccin y QN1 y QN2 entran a corte. La salida pasa a alto (1)a travs de QP1 y QP2. En las parejas de transistores ya sean de canal n de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conduccin. La salida pasa a bajo (0) acoplandose a travs del transistor en conduccin a tierra. El circuito mostrado en la figura 9.3.4. representa una compuerta NOR CMOS.

A1 B1 QP1

QP2

QN1

QN2

ON

ON

OFF OFF 1

ON

OFF

OFF ON

OFF ON

ON

OFF 0

OFF OFF< ON

ON< 0

Tabla 9.3.3. Tabla de estados de la compuerta NOR CMOS

Figura 9.3.4. Circuito lgico de la compuerta NOR CMOS Familia TTL INVERSOR La descripcin de los elementos del inversor lgico de la figura 9.3.5. se muestra en la tabla 9.3.4. Cuando la entrada E es alta (1), la unin base-emisor de Q1 se polariza inversamente y la unin base colector se polariza directamente. La circulacin de corriente por esta juntura provoca la saturacin del transistor Q2. El transistor Q2 excita a Q3, acercndose el potencial de colector de ste a tierra. La tensin de colector de Q3, bloquea el transistor Q4. Cuando la entrada est en nivel bajo (0), la unin base-emisor de Q1 se polariza directamente y la unin base colector se polariza inversamente. La circulacin de corriente por esta juntura tiene el sentido hacia tierra. Q2 entra en estado de corte por la ausencia de circulacin de corriente en su base. Por lo tanto, el colector del

transistor Q2 est en nivel alto y hace entrar en conduccin a Q4. La saturacin de Q4 permite un nivel lgico 1 en la salida. El potencial de tierra en el emisor de Q2 impide la conduccin de Q3.

Dispositivo Descripcin

Q1<

Transistor de acoplamiento

D1

Diodo de fijacin de nivel de entrada

Q2

Transistor divisor de fase

Q3y Q4

Transistores Totem Pole

Tabla 9.3.4. Tabla descriptiva de los elementos del inversor

Figura 9.3.5. Circuito lgico de un inversor lgico TTL NAND La compuertas NAND se detall en la leccin de configuraciones de salida TTL. COMPARACIN ENTRE LAS DISTINTAS FAMILIAS LGICAS

Las caractersticas vistas en la leccin 1 se utilizan usualmente para comparar las distintas familas lgicas. Las caractersticas estticas y las dinmicas sirven de buen comparacin entre las familias lgicas. La compuerta NAND sirve de comparacin entre cada familia. Caractersticas Estticas Entre las caractersticas estticas escogidas se encuentran:

Funcin de transferencia. Caractersticas de entrada. Caractersticas de salida. Cargabilidad de salida (Fan-Out). Disipacin de potencia. Funcin de Transferencia La funcin de transferencia de tecnologa CMOS se aproxima ms a la ideal en comparacin con la tecnologia TTL. Entre las razones ms importantes se encuentran los estados bajo (0) y alto (1) sin carga, el umbral de conmutacin y el margen de transicin nulo. Caractersticas de Entrada Los estados en los niveles de tensin de entrada y salida se explicaron en la leccin 1. En la familia TTL los niveles lgicos bajos son ms importantes que los niveles altos. De las grficos 9.1.4. y 9.1.5. se puede concluir la preferencia de un valor VILmx lo ms elevado posible y un valor VIHmn lo ms reducido posible. Caractersticas de Salida Las entradas de las compuertas CMOS nunca deben dejarse flotantes. La estructura de entrada de un elemento TTL contiene una resistencia que proporciona un camino a Vss. La estructura de los dispositivos CMOS no contiene la resistencia y tiene una impedancia de entrada extremadamente alta. Por la anterior, un ruido pequeo hace que la entrada sea baja alta. En el caso de un ruido entre el nivel lgico 0 y 1, los dos transistores de entrada pueden estar en conduccin y puede circular una corriente excesiva. En ocasiones la corriente afecta la fuente de tensin y crea una oscilacin de alta frecuencia en la salida del dispositivo. Segn especificacin del fabricante es necesario conectar la entrada de estos dispositivos a Vss, tierra u otra fuente. Las figuras 9.1.4. y 9.1.5. establecen la diferencia de salida entre las familias TTL y CMOS. Cargabilidad de Salida (Fan-Out)

La cargabilidad se puede establecer de acuerdo a nmero mximo de cargas que se pueden conectar a la salida de una compuerta, para una tensin de salida a nivel bajo de 0.3 V (VOL= 0.3 V). La referencia 4000B tiene un fan - out menor en comparacin a la familia TTL estndar. Disipacin de Potencia Por razones econmicas predominan los dispositivos de baja disipacin de potencia. La diferencia de potencia CMOS es un milln de veces menor a la familia TTL. Caractersticas Dinmicas La caracterstica dinmica de una familia lgica es el comportamiento del dispositivo ante la conmutacin. Las caractersticas dinmicas ms importantes son:

Retardo de propagacin y frecuencia mxima de funcionamiento. Disipacin de potencia en conmutacin. (familia CMOS). Retardo de propagacin y frecuencia mxima de funcionamiento El diseo de un sistema digital de un regimen de trabajo a alta velocidad debe incluir un tiempo de retardo de propagacin de compuertas bajo. Lgicamente, un menor retardo de propagacin se traduce en una mayor frecuencia mxima de funcionamiento. El tiempo de propagacin medio (tPD) se mide en nS y la mxima de frecuencia de funcionamiento en MHz. En la tabla 9.4.1. se muestran los tiempos de la familias lgicas TTL y CMOS. Disipacin de Potencia en Conmutacin En la familia CMOS, la disipacin de potencia se da prcticamente en rgimen de conmutacin. La mayor disipacin de potencia en regimen esttico ocurre en la familia TTL. La tabla 9.4.1. muestra algunas caractersticas de las compuertas TTL y CMOS. Caractersticas TTL CMOS 3,3 V CMOS 5 V

F LS ALS LV LVC ALVC HC AC AHC Retardo de Propagacin de puerta, tp 3,3 10 7 9 4,3 3 7 5 3,7 (ns) Frecuencia mxima de reloj (MHz) 145 33 45 90 100 150 50 160 170 Excitacin de salida IOL(mA) 20 8 8 12 24 24 4 24 8

COMPUERTA DE TRANSMISIN CMOS La compuerta de transmisin es un dispositivo utilizado como interruptor controlado por tensin. Generalmente se emplean transistores para cumplir la funcin de interrupcin y existen compuertas en tecnologa NMOS, PMOS y CMOS. Compuerta de transmisin NMOS La compuerta NMOS corresponde a un transistor MOS de canal N conectado en la configuracin que se muestra en la figura 9.5.1. En la figura se observa que la fuente se encuentra conectada a tierra. Este transistor puede conducir corriente en cualquiera de sus dos direcciones (Vsal/Vent o viceversa) cuando la tensin en la compuerta (VG) supere la tensin de umbral para encenderlo, es decir, aplicando un 1 lgico.

Figura 9.5.1. Compuerta de Transmisin NMOS Compuerta de transmisin PMOS El transistor MOS de canal P conectado en la configuracin de la figura 9.5.2 funciona como compuerta de transmisin. Su funcionamiento es similar a la compuerta de transmisin NMOS, excepto que la lgica que maneja para entrar en conduccin es inversa, es decir que la tensin en la compuerta (VG) debe ser negativa para encender el transistor, en este caso la seal aplicada corresponde a un 0 lgico.

Figura 9.5.2. Compuerta de Transmisin PMOS Compuerta de transmisin CMOS Esta compuerta agrupa algunas caractersticas de las compuertas de transmisin NMOS y PMOS. En la figura 9.5.3 (a) se ilustra el circuito de esta compuerta, observe que esta compuerta contiene un transistor NMOS, un PMOS y un Inversor.

Figura 9.5.3. Compuerta de transmisin CMOS El inversor es empleado para tener una sola seal de control para encender o apagar los transistores. Cuando VC se encuentra en bajo (0 lgico) el transistor NMOS se apaga al igual que el transistor PMOS, anlogamente, si la tensin VC cambia alto (1lgico), los transistores se encenderan. Existe otra representacin de esta compuerta de transmisin, la cual se ilustra en la figura 9.5.3 (b). Note que la compuerta no tiene incluido el inversor y que las seales de control son C y C'. Otra opcin de representacin se muestra en la figura 9.5.3 (c).