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DISEO DE UN MARCADOR DE BALONCESTO EN VHDL 1. OBJETIVOS Implementar un marcador electrnico mediante VHDL Simular y verificar su comportamiento mediante el programa de altera max plus. Optimizar el diseo teniendo en cuenta las especificaciones previstas Especificaciones Controlar dos marcadores de puntos para los equipos A y B. Implementar 3 seales de control las cuales sumen a los marcadores 1 2 o 3 puntos respectivamente. Implementar una seal de seleccin para elegir uno de los dos marcadores. Tres entradas para sumar 1, 2 3 puntos Una entrada para indicar a qu equipo se le suma los puntos. En caso de error se har una entrada que permite sumar segundos. Lo mismo en CASO de error en el marcador de puntos 2. MARCO TERICO En el baloncesto el tiempo de un partido se divide en cuartos de 10minutos. El tiempo se puede congelar en cualquier momento ya sea por una falta o por tiempo tcnico. Se anotan 1,2 3 sea el caso y gana el que ms puntos anoten al final del tiempo. Hay un reloj de 24 segundos que indica el tiempo mximo que un equipo tiene para realizar un ataque. El reloj retorna cuando en baln toca el aro. Teniendo en cuenta estos parmetros se desarrolla las siguientes entradas en el diseo ya que las salidas son los visualizadores de los tiempos, los marcadores , cuarto, y bocina de tiempo. 3 botones que suma 1,2 o3 puntos. 1 botn selector de equipo 1 botn para sumar o restar puntos en caso de error Los visualizadores se definirn segn sean las condiciones del director del curso. 3. DESCRIPCIN DE L PROYECTO Para el desarrollo del diseo se empleo la tcnica de port map, tcnica en vhdl que interconecta bloques ya diseados en este mismo lenguaje. Los componentes diseados son: Circuito de control Marcadores A y B. La interconexin se puede apreciar en el diagrama de bloque Bloque de datos de control Tiempo transcurrido por cuarto Tiempo transcurrido por ataque Marcadores electrnicos de puntos Programa fuente de los componentes

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FIEE 2010-I 4.- DIAGRAMA DE BLOQUES

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5.-PROGRAMACION EN VHDL library ieee; DECLARACION DE LIBRERIAS use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity control is port( DECLARACION DE PUERTOS marcador,sumar,A,uno,dos,tre :in std_logic; data :out std_logic_vector(1 to 0); ma,mb,se,asc :out std_logic); end control; ARCHITECTURE NINO OF control IS BEGIN PROCESS(marcador,sumar,A,uno,dos,tres) begin if marcador='0' then SE ESCOJE MARCADOR if A='0' then if sumar='0' then SE SUMARAN CON EL DATO if uno ='1' then 1PUNTO data<="01";ma<='1';mb<='0';se<='0';asc<='1'; elsif dos='1' then DOS PUNTOS data<="10";ma<='1';mb<='0';se<='0';asc<='1'; elsif tres='1' then TRES PUNTOS data<="11";ma<='1';mb<='0';se<='0';asc<='1'; else data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; OSORIO QUINTANA SERGIO PROYECTO Pgina 2 de 4

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else SE RESTA CON DATO if uno ='1' then 1 PUNTO data<="01";ma<='1';mb<='0';se<='0';asc<='0'; elsif dos='1' then 2 PUNTOS data<="10";ma<='1';mb<='0';se<='0';asc<='0'; elsif tres='1' then TRES PUNTOS data<="11";ma<='1';mb<='0';se<='0';asc<='0'; else data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; end if; else PROCESO PARA EL TABLERO DE TIEMPO if sumar='0' then PREGUNTA SI SUMAR if uno ='1' then 1 PUNTO data<="01";ma<='0';mb<='1';se<='0';asc<='1'; elsif dos='1' then 2 PUNTOS data<="10";ma<='0';mb<='1';se<='0';asc<='1'; elsif tres='1' then 3 PUNTOS data<="11";ma<='0';mb<='1';se<='0';asc<='1'; else RESTAR data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; else EL MISMO PROCESO CON EL MARCADOR b if uno ='1' then data<="01";ma<='0';mb<='1';se<='0';asc<='0'; elsif dos='1' then data<="10";ma<='0';mb<='1';se<='0';asc<='0'; elsif tres='1' then data<="11";ma<='0';mb<='1';se<='0';asc<='0'; else data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; end if; end if; else if sumar='0' then if uno ='1' then data<="01";ma<='0';mb<='0';se<='1';asc<='1'; elsif dos='1' then data<="10";ma<='0';mb<='0';se<='1';asc<='1'; elsif tres='1' then data<="11";ma<='0';mb<='0';se<='1';asc<='1'; else data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; else if uno ='1' then data<="01";ma<='0';mb<='0';se<='1';asc<='0'; elsif dos='1' then data<="10";ma<='0';mb<='0';se<='1';asc<='0';

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elsif tres='1' then data<="11";ma<='0';mb<='0';se<='1';asc<='0'; else data<="00";ma<='0';mb<='0';se<='0';asc<='0'; end if; end if; end if; end process; end nino; 6.- GRAFICA DE LA SIMULACION

7.- CONCLUSIONES La tcnica de port map reduce considerablemente el cdigo fuente del programa. La tcnica de port map simplifica la lgica de control para un diseo en vhdl. El trabajo en grupo reduce el tiempo de ejecucin y optimiza cada uno de los procesos de diseo. La cultura investigativa se fortalece con la practica y con todos los parmetros no ideales del medio ambientes. Las bases tericas y fundamentos reduce la tcnica de prueba y error.

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