Electroniquenumerique

Cours D'Electronique Numrique
Par Ben Boubaker Mohamed
Electronique numrique
par Ben Boubaker M.
SOMMAIRE 1 LES FAMILLES DES CIRCUITS LOGIQUES ......................................................................................................5 1.1 Introduction ....................................................................................................................................................5 1.2 Notations (abrviations de termes anglo-amricains) ...........................................................................5 1.3 Model fonctionnel simplifi d'une porte logique......................................................................................6 1.4 Nomenclature commerciale des circuits....................................................................................................6 1.5 Famille TTL (Transistor Transistor Logique)..........................................................................................8 1.5.1 Variantes de la famille TTL ..............................................................................................................8 1.5.2 Alimentation et temprature de fonctionnement :.....................................................................9 1.5.3 Srie TTL standard............................................................................................................................9 1.5.4 Niveaux logiques de la famille TTL Standard............................................................................. 11 1.5.5 Immunit au bruit : .......................................................................................................................... 11 1.5.6 Courant d'entre Ii de la porte standard...................................................................................12 1.5.6.1 Courant d'entre l'tat bas IIL ..............................................................................................12 1.5.6.2 Courant d'entre l'tat haut IIH ...........................................................................................12 1.5.7 Courant de sortie Io de la porte standard .................................................................................12 1.5.7.1 Courant de sortie l'tat bas IOL.............................................................................................12 1.5.7.2 Courant de sortie l'tat haut IOH ..........................................................................................13 1.5.8 Sortance (Fan out) ...........................................................................................................................13 1.5.9 Courant de court circuit..................................................................................................................13 1.5.10 Courant d'alimentation et puissance consomme ......................................................................13 1.5.11 Temps de propagation......................................................................................................................14 1.5.12 Portes sortie collecteur ouvert (OC : Open Collector) .........................................................14 1.5.13 Porte sortie 3 tats (tri-state) .................................................................................................14 1.5.14 Porte entre Trigger de Schmitt ..............................................................................................15 1.5.14.1 Retardateur d'impulsion..............................................................................................................15 1.5.15 Variante TTL Schottky ou TTL-S.................................................................................................16 1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS ............................................................................16 1.5.17 Variantes TTL avance AS et ALS ...............................................................................................17 1.5.18 Variante TTL-F ou TTL Fast ..........................................................................................................17 1.5.19 Performances typiques de la technologie bipolaire...................................................................17 1.6 Les Familles CMOS (Complementary MOS)............................................................................................19 1.6.1 Srie 4000 .........................................................................................................................................19 1.6.1.1 Alimentation.......................................................................................................................................19 1.6.1.2 Temprature de fonctionnement ..............................................................................................19 1.6.1.3 Porte lmentaire de la famille CMOS ................................................................................... 20 1.6.1.4 Caractristique de transfert .................................................................................................... 20 1.6.1.5 Portes NAND et NOR................................................................................................................. 20 1.6.2 Porte analogique ................................................................................................................................21 1.6.2.1 Niveaux logiques l'entre ........................................................................................................21 1.6.2.2 Niveaux logiques la sortie....................................................................................................... 22 1.6.2.3 Immunit au bruit........................................................................................................................ 23 1.6.2.4 Temps de propagation................................................................................................................. 23 1.6.2.5 Consommation ............................................................................................................................... 23 1.6.2.6 Sortance ........................................................................................................................................ 23 1.6.3 Srie High speed CMOS : HC, HCT, AHC et AHCT ................................................................. 24 1.6.4 Caractristiques typiques des technologies CMOS et HCMOS............................................ 24 1.6.5 La Technologie BiCMOS : BCT et ABT........................................................................................ 25 1.6.5.1 Considrations sur la consommation ........................................................................................ 25 1.6.5.2 Caractristique d'entre ........................................................................................................... 26 1.6.5.3 Caractristique de sortie........................................................................................................... 26
par Ben Boubaker M.
1.6.6 Familles Low voltage........................................................................................................................ 27 1.6.6.1 Caractristiques typiques .......................................................................................................... 28 1.6.7 Positions compares des familles logiques ................................................................................. 28 2 CIRCUITS COMBINATOIRES USUELS ........................................................................................................... 29 2.1 Les multiplexeurs......................................................................................................................................... 29 2.1.1 Choix d'une voie (entre) parmi N............................................................................................... 29 2.1.2 Choix d'un mot parmi N................................................................................................................. 29 2.1.3 Exemple de multiplexeur du commerce .......................................................................................31 2.2 Les dmultiplexeurs .....................................................................................................................................31 2.2.1 Dmultiplexeur 1 parmi 4 ................................................................................................................31 2.2.2 Les dcodeurs................................................................................................................................... 32 2.2.3 Exemple de dmultiplexeur du commerce .................................................................................. 32 2.3 Les comparateurs ........................................................................................................................................ 33 2.3.1 Comparateurs du commerce .......................................................................................................... 33 2.4 Les additionneurs......................................................................................................................................... 35 2.4.1 Additionneurs propagation de la retenue................................................................................ 35 2.4.2 Additionneur retenue anticipe. ............................................................................................... 36 2.4.3 Additionneurs du commerce.......................................................................................................... 36 2.5 Unit arithmtique et logique (ALU)....................................................................................................... 37 2.6 Dcodeurs BCD-7 segments ...................................................................................................................... 37 2.6.1 Pilotage des afficheurs .................................................................................................................. 39 2.6.2 Pilotage des afficheurs Anode commune.................................................................................... 39 2.6.3 Pilotage des afficheurs Cathode commune. ............................................................................... 40 2.6.4 Dcodeur BCD-7 segments du commerce................................................................................... 40 3 CIRCUITS SEQUENTIELS USUELS ................................................................................................................. 42 3.1 Les Bascules.................................................................................................................................................. 42 3.1.1 La Bascule RS.................................................................................................................................... 42 3.1.2 La Bascule RSH................................................................................................................................. 42 3.1.3 La Bascule JK et JKH ..................................................................................................................... 42 3.1.4 La Bascule ragissant sur front dhorloge ................................................................................. 43 3.1.5 Bascule JK ragissant au front descendant .............................................................................. 43 3.1.6 Exemple de dtecteur de Front ................................................................................................... 44 3.1.7 Bascule RS Matre Esclave ............................................................................................................ 44 3.1.8 Bascule JK Matre Esclave............................................................................................................. 45 3.1.9 Bascule D ........................................................................................................................................... 45 3.1.10 Les entrs de forage CLear et Preset ...................................................................................... 45 3.2 Les registres................................................................................................................................................. 46 3.2.1 Les registres raction sur fronts............................................................................................. 46 3.2.2 Les Registres Latches .................................................................................................................... 47 3.3 Les registres dcalage ............................................................................................................................ 47 3.3.1 Registres dcalage entre parallle sortie parallle............................................................ 48 3.4 les compteurs ............................................................................................................................................... 49 3.4.1 Les compteurs Asynchrones.......................................................................................................... 49 3.4.2 Les Dcompteurs Asynchrones..................................................................................................... 50 3.4.3 Les Compteurs/Dcompteurs Asynchrones ................................................................................51 3.4.4 Comptage incomplet..........................................................................................................................51 3.4.5 Mise en cascade des compteurs Asynchrone ............................................................................ 52 3.4.6 Les compteurs Synchrones ............................................................................................................ 53 3.4.6.1 Synthse d'un compteur synchrone 4 bits ........................................................................... 53 3.4.6.2 Gnralisation............................................................................................................................... 54 3.4.6.3 Synthse d'une dcade synchrone ......................................................................................... 55 3.4.6.4 Mise en cascade de compteur synchrones ............................................................................. 56
par Ben Boubaker M.
4 LES MEMOIRES ...................................................................................................................................................... 58 4.1 Hirarchie des mmoires dans un ordinateur ....................................................................................... 58 4.2 Classement des mmoires selon l'Utilisation ........................................................................................ 58 4.2.1 Mmoire vive ou RAM ..................................................................................................................... 58 4.2.2 Mmoire Morte ou ROM................................................................................................................. 59 4.2.3 Mmoire MORTE PROGRAMMABLE ou PROM.................................................................................... 59 4.2.4 Mmoire morte reprogrammable ou EPROM ............................................................................. 59 4.2.5 Mmoire MORTE EFFAABLE lectriquement ou EEPROM .......................................................... 59 4.2.6 Mmoire FLASH............................................................................................................................... 59 4.2.7 Mmoire FIFO ou file..................................................................................................................... 60 4.2.8 Mmoire LIFO ou pile ..................................................................................................................... 60 4.2.9 Cellule statique d'une mmoire vive ............................................................................................ 60 4.2.10 Cellule dynamique d'une mmoire vive ........................................................................................ 62 4.2.11 Cellule d'une mmoire ROM........................................................................................................... 63 4.2.12 Cellule d'une mmoire PROM......................................................................................................... 64 4.2.13 Cellule d'une mmoire EPROM et EEPROM................................................................................ 65 4.3 Organisation par mot .................................................................................................................................. 65 4.3.1 Capacit d'une mmoire ................................................................................................................. 66 4.3.2 Entre de slection de botier...................................................................................................... 66 4.3.3 Augmentation de capacit mmoire par association de plusieurs botiers ......................... 67 4.4 Cycle de lecture ........................................................................................................................................... 68 4.4.1 Cycle d'criture ............................................................................................................................... 68 4.4.2 Les barrettes SIM et DIM ........................................................................................................... 68 4.5 Mmoires magntiques ............................................................................................................................... 69 4.5.1 Les disquettes .................................................................................................................................. 69 4.5.2 Les disques durs............................................................................................................................... 70 4.6 Les interfaces de gestion de disques durs .............................................................................................71 4.6.1 Interface IDE (et ses variantes) .................................................................................................71 4.6.2 Interface SCSI.................................................................................................................................71 4.7 Les Mmoire Optiques................................................................................................................................ 72 4.7.1 Nomenclature ................................................................................................................................... 72 4.7.2 Le CD-ROM........................................................................................................................................ 72 4.7.3 Principe de lecture .......................................................................................................................... 73 4.7.4 Codage de l'information ................................................................................................................. 74 4.7.5 Vitesse de rotation.......................................................................................................................... 74 4.7.6 Le CD-R .............................................................................................................................................. 75 4.7.7 Le CD-RW .......................................................................................................................................... 75 4.7.8 Le DVD ............................................................................................................................................... 76
par Ben Boubaker M.
1 LES FAMILLES DES CIRCUITS LOGIQUES

1.1 INTRODUCTION
Les circuits intgrs Numriques (logiques) sont classs suivant leur technologie de fabrication. Les familles logiques principales sont : Les familles bipolaires : Elles sont fabriques base de transistors bipolaires. La plus rpandues d'entre elles est la famille TTL (Transistor Transistor Logic) qui possde de nombreuses variantes. Les familles CMOS : Elles sont fabriques base de transistor CMOS. Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et CMOS. Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une faible tension d'alimentation.
Une famille logique est caractrise par ses paramtres lectriques : La plage des tensions dalimentation et la tolrance admise sur cette valeur, La plage des tensions associe un niveau logique, en entre ou en sortie, Les courants pour chaque niveau logique, en entre ou en sortie, Les courants maximums que lon peut extraire ou injecter dans une porte logique en entre ou en sortie, cette caractristique sera souvent dsigne par driving capability La puissance maximale consomme qui dpend souvent de la frquence de fonctionnement. Les performances dynamiques principales comme le temps de monte (transition bashaut) et de descente (transition hautbas) des signaux en sortie dune porte, Les temps de propagation dun signal entre lentre et la sortie dune porte logique. Cette caractristique ainsi que les temps de monte/descente dfinissent la vitesse de fonctionnement d'une porte.
La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de concevoir une porte logique qui a, la fois, de trs bonnes performances en consommation, vitesse, driving capability et d'immunit au bruit.
1.2 NOTATIONS (ABREVIATIONS AMERICAINS)
DE
TERMES
ANGLO-
Tensions : VCC : tension nominale dalimentation, VIH : tension dentre au niveau logique haut (Input High), VIL : tension dentre au niveau logique bas (Input Low), VOH : tension de sorti e au niveau logique haut (Output High), VOL : tension de sortie au niveau logique bas (Output Low). Courants : (par convention, les courant entrant sont compts positifs, et les sortant ngatifs) ICC : courant dalimentation (suivant les conditions dutilisation de la porte), IIH : courant dentre au niveau logique haut, IIL : courant dentre au niveau logique bas, IOH : courant de sortie au niveau logique haut, IOL : courant de sortie au niveau logique bas.
par Ben Boubaker M.
I IL
Vcc Vcc
I IH VIH I OH VOH I IH
I IL ICC I OL VOL I IL
VIL I IL
Fig. 1.1 : Illustration de la nomenclature
1.3 MODEL FONCTIONNEL SIMPLIFIE D'UNE PORTE LOGIQUE

Quelque soit sa famille logique, une porte logique peut tre reprsente par le model suivant : Vcc
Vi1 Vi2 Logique Vin
H Vo L
Fig. 1.2 : model fonctionnel d'une porte logique
Selon la fonction logique ralise par la porte et la configuration des entres, le bloc logique dtermine la commande des deux commutateurs H et L, 3 configurations sont possibles : L ferm, H ouvert, La sortie est au niveau bas Vo = VOL niveau logique "0" L ouvert, H ferm, La sortie est au niveau haut Vo = VOH niveau logique "1" L ouvert, H ouvert, La sortie est isole Vo = VOZ niveau logique "Z" = haute impdance L ferm, H ferm, Cet tat est interdit car il correspond un court-circuit entre Vcc et la masse
1.4 NOMENCLATURE COMMERCIALE DES CIRCUITS

Malheureusement, il n'y a pas de nomenclature standard adopte par tous les constructeurs. La nomenclature suivante est actuellement la plus utilise, elle comporte 10 champs, mais le plus souvent on n'utilise que 3 ou 4 champs : Exemple :
1 SN
2 74
3 LVC
4 H
5 16
6 2
7 244
8 A
9 DGG
1.
Standard Prefix
par Ben Boubaker M.
o o
Exemple : SN Circuit standard sans spcification particulire Example: SNJ - Conforms to MIL-PRF-38535 (QML)
2. Plage de temprature o 54 Srie militaire o 74 Srie Commerciale 3. Famille o ABT - Advanced BiCMOS Technology o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic o AC/ACT - Advanced CMOS Logic o AHC/AHCT - Advanced High-Speed CMOS Logic o ALB - Advanced Low-Voltage BiCMOS o ALS - Advanced Low-Power Schottky Logic o ALVC - Advanced Low-Voltage CMOS Technology o AS - Advanced Schottky Logic o AVC - Advanced Very-low-voltage CMOS o BCT - BiCMOS Bus-Interface Technology o CBT - Crossbar Technology o CBTLV - Low-Voltage Crossbar Technology o F - F Logic o FB - Backplane Transceiver Logic/Futurebus+ o FIFO - First-In First-Out Memories o GTL - Gunning Transceiver Logic o GTLP - Gunning Transceiver Logic Plus o HC/HCT - High-Speed CMOS Logic o HSTL - High-Speed Transceiver Logic o LS - Low-Power Schottky Logic o LV - Low-Voltage CMOS Technology o LVC - Low-Voltage CMOS Technology o LVT - Low-Voltage BiCMOS Technology o S - Schottky Logic o SSTL - Stub Series-Terminated Logic 4. Special Features o Blank = No Special Features o D - Level-Shifting Diode (CBTD) o H - Bus Hold (ALVCH) o R - Damping Resistor on Inputs/Outputs (LVCR) o S - Schottky Clamping Diode (CBTS) 5. Bit Width o Blank = Gates, MSI, and Octals o 1G - Single Gate o 8 - Octal IEEE 1149.1 (JTAG) o 16 - Widebus(16, 18, and 20 bit) o 18 - Widebus IEEE 1149.1 (JTAG) o 32 - Widebus+(32 and 36 bit) 6. Options o Blank = No Options o 2 - Series-Damping Resistor on Outputs
par Ben Boubaker M.
o o
4 - Level Shifter 25 - 25- Line Driver
7. Function : c'est le numro du circuit proprement dit o 00 - Porte Nand o 244 - Noninverting Buffer/Driver o 374 - D-Type Flip-Flop o 573 - D-Type Transparent Latch o 640 - Inverting Transceiver 8. Device Revision o Blank = No Revision o Letter Designator A-Z 9. Packages o D, DW - Small-Outline Integrated Circuit (SOIC) o DB, DL - Shrink Small-Outline Package (SSOP) o DBB, DGV - Thin Very Small-Outline Package (TVSOP) o DBQ - Quarter-Size Outline Package (QSOP) o DBV, DCK - Small-Outline Transistor Package (SOT) o DGG, PW - Thin Shrink Small-Outline Package (TSSOP) o FK - Leadless Ceramic Chip Carrier (LCCC) o FN - Plastic Leaded Chip Carrier (PLCC) o GB - Ceramic Pin Grid Array (CPGA) o GKE, GKF - MicroStar BGA Low-Profile Fine-Pitch Ball Grid Array (LFBGA) o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP) o J, JT - Ceramic Dual-In-Line Package (CDIP) o N, NP, NT - Plastic Dual-In-Line Package (PDIP) o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP) o PH, PQ, RC - Quad Flat Package (QFP) o W, WA, WD - Ceramic Flat Package (CFP)
1.5 FAMILLE TTL (TRANSISTOR TRANSISTOR LOGIQUE)

Normalement, un designer de systmes logique n'a nul besoin de connatre de la manire approfondie la structure interne dun composant pour pouvoir le mettre en oeuvre de faon efficace, les notices techniques dlivrent toutes les informations ncessaires la meilleure mise en oeuvre. Mais si on dsire apprhender le comportement exact dune porte logique, les paramtres externes fournis par le constructeur ne suffisent plus, il faut entrer au cur de la structure pour comprendre le fonctionnement exact. Dans ce paragraphe, nous allons tudier en dtail le circuit de base de la famille TTL standard, Nous ne pouvons malheureusement pas le faire pour touts les familles logiques.
1.5.1
Variantes de la famille TTL
La famille TTL a beaucoup volu depuis son apparition la fin des annes 60. Elle a donn naissance plusieurs sous familles, en voici le champ famille de la nomenclature commerciale : Blanc : TTL Standard, c'est la premire srie, n'est pratiquement plus utilise. Consomme 10 mW pour un dlai de 10 ns H : TTL srie High speed : plus rapide mais consomme plus. N'est plus utilise de nos jours. (22 mW pour 6 ns)
par Ben Boubaker M.
L : TTL srie Low power : Consomme peu mais trs lente. Sa structure est identique celle de la srie standard, amis elle fait appel des valeurs de rsistances plus leves. N'est plus utilise de nos jours. (1 mW pour 33 ns) S : TTL srie (Schottky) : Amliore les performances par l'utilisation de diodes et de transistors Schottky. En voie de remplacement par la srie AS et la srie F. (19 mW pour 3 ns). LS : TTL srie (Low power Schottky) : C'est une variante peu gourmande de la srie S. C'est une variante fortement utilise. En cours de remplacement par la srie ALS. (2mW pour 10 ns) ALS : TTL srie (advanced Low power Schottky) : C'est une version amliore de la srie LS. C'est probablement la srie des prochaines dcennies. Elle amliore dans un rapport de 2 les performances de la srie LS (1mW pour 4 ns). AS : TTL srie (Advanced Schottky) : C'est la srie la plus rapide de la famille TTL. Son utilisation demande beaucoup de prcaution. (8.5 mW pour 1.5 ns). F : TTL srie (Fast) : Plus rapide que la srie LS et consomme moins que la srie S. A les mmes rgles d'utilisation que la srie S.
1.5.2
Alimentation et temprature de fonctionnement :

Alimentation 5V5% [ 4.75 - 5.25 ] 5 V 10 % [ 4.5 - 5.5 ] Temprature [ 0C - 70C ] [ -55C - 125C ]
Famille civile : 74 Famille militaire : 54
En logique TTL la tension d'alimentation doit tre bien stabilise, elle doit pouvoir accepter les appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits changent d'tat en mme temps. Pour aider l'alimentation suivre les variations instantanes de courant, des condensateurs jouant le rle de rservoirs donc de filtres sont placs le plus prs possible des circuits afin de fournir les courants instantans liminant ainsi les pointes de tension. Des condensateurs au tantale sont fabriqus spcialement pour cet effet.
1.5.3
Srie TTL standard

Vcc=5V
R1 4K
R2 1.6K
R4 130
B3 B1
Q3 D3
Vi1 Vi2
B2
Vcc 14
13
12
11
10
Q1
Q2
B4
C1
Vo
Q4
D1
D2
R3 1K
7 GND
(a)
(b)
Fig. 1.3 : Porte Nand SN7400
par Ben Boubaker M.
10
Le schma lectrique de la porte lmentaire de cette srie est illustr sur (Fig. 1.3a). Notons que le botier SN7400 comporte 3 portes Nand deux entres. Cette porte possde une sortie qui a une structure dite totem-pole forme de R4, Q3, D3, et Q4, on verra par la suite que d'autre structure de sortie existent.
B1
Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de l'metteur et du collecteur vont fonctionner en directe. Il est quivalent des diodes dont on a reli les anodes.
Si une ou 2 entre l'tat bas = 0.2V, VB1 = 0.2+0.6=0.8V, Q2 ne peut conduire car il faudrait que VB1 soit de l'ordre de 2x0.6V pour faire conduire les deux jonctions VBC1 et VBE2 , Q2 bloqu VB4 = 0 donc Q4 bloqu. Q3 voit le circuit de la figure (Fig. 1.4a), donc il conduit, la valeur de la tension de sortie ne peut tre dtermine avec prcision car on ne connat pas le gain du transistor Q3. On peut tout de mme en donner une valeur approche sachant que le courant de sortie est faible, le courant IB3 peut tre nglig, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V : VOH = 5 - 1.6k IB3 - 0.6 - 0.6 3.8V Si les tensions d'entres Vi augmentent jusqu' 0.6V, VB1 = 1.2V, Q2 commence conduire, Q4 ne peut conduire car VB4 0V , Q2 fonctionne en amplificateur de gain R2/R3=1.6 et Q3 en metteur suiveur, la sortie suit VC2 deux seuils de jonction prs (Fig. 1.4b). Q2 voit la valeur de la tension d'entre Vi son entre car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence conduire mais il n'est pas encore satur, la jonction BE4 shunte la rsistance R3, le gain de l'ampli augmente et devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue augmenter, VC2 continue diminuer et Q3 se bloque et ds que VC2 est de l'ordre de 0.7+0.2=0.9, Q2 se sature. La chute de la tension Vo de 2.8V 0.2 V est quasiment verticale, de ce fait quand elle est de l'ordre de 0.2V Vi est peine lgrement suprieure 1.2V et VB1 est de l'ordre de 1.8V, si Vi continue augmenter, VB1 ne peut continuer augmenter car elle voie les trois jonction BC1, BE2 et BE4 donc la jonction BE1 se bloque et le courant d'entre qui tait sortant devient entrant (trs faible). La courbe de la figure (Fig. 1.4c) illustre le fonctionnement dtaill ci-dessus. Rle de la diode D3 : Le rle de la diode D3 est d'assurer que le transistor Q3 soit bloqu quand le transistor Q4 est satur. En l'absence de cette diode, quand Q2 et Q4 sont saturs, on a VC2 = VBE4 = 0.7+0.2 = 0.9V, cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 = 0.7V, ill en rsultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente inutilement la consommation de la porte sans en amliorer les performances.
Fonctionnement de la porte :
par Ben Boubaker M.

Vo 4 3.8
11
Vcc=5V
Vcc=5V
pente -1.6
R2 1.6K
R4 130 Vi Q3 D3
R2 1.6K Q3 D3
3 2.4 2
pente -50
Q2
Vo
1 0.4 Vi 0.8 1 2 (c) 3 4
Voh
R3 1K
(a)
(b)
Fig. 1.4 : fonctionnement et caractristique de transfert d'une porte 7400
1.5.4
Niveaux logiques de la famille TTL Standard
De la caractristique de transfert prcdente, on peut dduire les valeurs suivantes : Entre VILmax = 1.2V VIHmin = 1.3V Sortie VOHmin = 2.8V VOLmax = 0.2V
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement mme dans les conditions les plus dfavorables (Temprature, alimentation, charge), avec une petite marge de scurit, il faut adopter les limites suivantes Entre Sortie
VILmax = 0.8V VIHmin = 2.0V
VOHmin = 2.4V VOLmax = 0.4V

Garanties par le constructeur
A respecter
1.5.5
Vo1 3
Immunit au bruit :
Comme la tension d'entre 2 1 d'une porte n'est rien d'autre que la tension de sortie de la porte qui Vo1 Vi2 la prcde, on va dfinir la marge de bruit qui peut subsister sur la tension VOL sans que cela n'altre le fonctionnement normal. Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V, on sait que la porte 2 considre Vi2=Vo1 comme un niveau bas tant qu'elle infrieure 0.8V, donc un signal parasite de 0.4 V qui viendrait s'ajouter Vo1 n'altrerait pas le fonctionnement normal, ceci est la marge de bruit au niveau bas
Niveau haut
Niveau bas
Fig. 1.5 : marge de bruit d'un signal TTL
par Ben Boubaker M.
12
VNL = 0.8 -0.4 = 0.4 V Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considre Vi2=Vo1 comme un niveau haut tant qu'il est suprieur 2V, donc l aussi on peut tolrer un parasite de 0.4V sur Vo1 sans altrer le fonctionnement normal. VNH = 2.4 - 2 = 0.4 V L'immunit au bruit est donc : VN = 0.4 V
Vcc=5V
1.5.6
1.5.6.1
Courant d'entre Ii de la porte standard

Courant d'entre l'tat bas IIL
Le courant d'entre l'tat bas IIL sur une entre dpends comme on peut le constater sur la figure ci-contre du nombre d'entre qui sont relies au niveau bas. En effet le courant I1 qui circule dans la base du transistor Q1 se partage sur les entre qui sont relie un niveau bas. Vi1
R1 4K I1 Q1 IIL
I1 =
VCC VB1 5 ( 0. 2 + 0. 6) mA = 1. 05mA = R1 4k
Vi2
Si n entres sont relies au niveau bas, le courant IIL sur une entre est I1/n. Fig. 1.6 : circuit d'entre Les constructeurs nous assurent que dans le cas le plus dfavorable le courant IIL ne peut dpasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant) IILmax = 1.6 mA 1.5.6.2 Courant d'entre l'tat haut IIH
Si une entre est relie un tat haut, la jonction BE luit correspondant est bloque, donc le courant d'entre n'est rien d'autre que le courant inverse d'une jonction qui on le sait, trs faible mais dpend beaucoup de la temprature. Les constructeurs nous assurent que dans le cas le plus dfavorable le courant IIH ne peut dpasser 40 A. IIHmax = 40 A
1.5.7
1.5.7.1
Courant de sortie Io de la porte standard

Courant de sortie l'tat bas IOL
IIL IIL
IOL IIL Le courant de sortie IOL est inject dans la porte par les autres portes qui lui sont connectes ou par une ventuelle charge Q4 rsistive relie Vcc comme cela est illustr sur la figure 3.5. Vol Pour les valeurs faibles de IOL, la tension de sortie VOL est de IIL l'ordre de 0.2V. si on augmente IOL, VOL augmente aussi. Sachant que la valeur max tolre de VOL est 0.4V , il ne faut pas injecter Fig. 1.7 : courant de sortie l'tat bas un courant IOL trop important qui fasse dpasser cette valeur. Les constructeurs nous assurent que dans les conditions les plus dfavorables VOL reste infrieure 0.4V tant que IOL est infrieur 16 mA.
IOLmax = 16 mA
par Ben Boubaker M.
13
1.5.7.2
Courant de sortie l'tat haut IOH

Vcc=5V
Quand la sortie est au nivaux haut, la porte fournit le courant de sortie IOH aux circuits qui lui sont connects et une charge R2 IIH R4 rsistive ventuelle relie la masse. 1.6K 130 Dans le cas d'un fonctionnement normal o la charge n'est IIH constitue que de portes logiques de la mme famille, le courant Q3 IIH IOH reste trs faible et la tension VOH reste bien suprieure D3 VOHmin. Les constructeurs recommandent la valeur : IOH Voh IOHmax = 0.4 mA ce qui garantit que les conditions, VOH reste > VOHmin tant que IIH IOH < 0.4 mA. Dans le cas d'une charge rsistive, il faut faire attention car Fig. 1.8 : courant de sortie l'tat haut quand IOH augmente, VOH diminue et peut descendre en dessous de VOHmin et de ce fait ne sera plus utilisable d'un point de vue LOGIQUE. Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de IOH, on s'aperoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut demander la porte un courant bien plus important ( 8 mA) avant que la tension VOH ne descende en dessous du seuil autoris (2.4 V) .
1.5.8
Sortance (Fan out)
La sortance est le nombre maximum de portes de la mme famille que l'on peut connecter la sortie d'une porte sans que les dbits de courant n'altrent les valeurs de la tension de sortie, VOH doit rester suprieure VOHmin = 2.4V et VOL doit rester infrieure VOLmax = 0.4V. C'est surtout l'tat bas de la sortie qui va limiter la sortance, IOLmax = 16 mA, chaque porte connecte apporte IILmax = 1.6 mA (voir Fig. 3.5) ce qui donne une sortance de 10. Quand la sortie est l'tat haut, le courant de sortie maximum sera IOH = 10 x IIHmax = 10 x 40 A = 0.4 mA, c'est la valeur recommande par les constructeurs mais on est loin du courant de sortie critique (8 mA) tel que le montre la courbe A2.
1.5.9
Courant de court circuit
C'est le courant IOS (Short circuit Output Curent) qui est fournie par une sortie normalement l'tat haut et qui t court-circuite la masse. Ce courant peut tre important et peut dtruire le circuit si on n'y prend pas garde. Les constructeur recommandent de ne pas mettre plus d'une sortie en court-circuit par botier et pour certaines sries comme la srie LS, le court-circuit ne doit pas durer plus d'une seconde.
1.5.10 Courant d'alimentation et puissance consomme

Le courant que fournit l'alimentation un botier est not Icc, il permet de calculer la puissance consomme par ce circuit. Ci le botier contient plusieurs portes et on s'intresse au courant consomm par une seule porte, il faut diviser par le nombre de portes contenues dans le botier. Pour le botier 7400, la valeur typique de ICCH (sortie l'tat haut) est 4 mA ce qui fait 1mA par porte, et la valeur typique de ICCL (sortie l'tat bas) est 12 mA soit 3 mA par porte. La puissance moyenne dissipe par une porte est donc :
P=1mA+3mA5V =10mW 2
Il faut remarquer que le courant consomm prsente des pics pendant les transitions de la sortie, ceci est d au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un trs court instant, il en rsulte une circulation de courant dans le totem-pole, elle est heureusement limite par la
par Ben Boubaker M.
14
rsistance R4. La consquence de ces pics de courant est une lgre augmentation de la consommation avec l'augmentation de la frquence des transitions. Ce phnomne est comme on va le voir beaucoup plus marqu chez la famille CMOS.
1.5.11 Temps de propagation

tPHLtyp = 8ns tPHLmax = 15 ns tPLHtyp = 12ns tPLHmax = 22 ns le temps de propagation moyen est : tp = 10 ns
Entre
Sortie
PHL
PLH
Fmax =
TPLH
1 1 = = 50MHz + TPHL 20ns
Fig. 1.9 : Temps de propagation
1.5.12 Portes sortie collecteur ouvert (OC : Open Collector)

La figure Fig. 1.10 montre une porte sortie collecteur ouvert, l'tage de sortie se rduit au transistor Q4, la partie suprieure du totem-pole a t supprime. Pour assurer un niveau logique 1 en sortie, il faut complter la polarisation de Q4 par une rsistance de tirage VCC (pull Vi1
Vi2
Vcc=5V
R1 4K Q1
R2 1.6K Q2 Q4
Ces portes ont l'avantage de pouvoir piloter des charges externes quand la tension et le courant de sortie d'une porte normale ne suffisent plus pour le faire. Sur Fig. 1.11, la tension d'alimentation de la charge VL peut tre suprieure 5V et le courant IL peut tre plus important que le courant de sortie maximum d'une porte TTL sortie totem-pole. Une deuxime application de ces portes est la possibilit de raliser ce qu'on appelle un ET cbl sans recours l'utilisation d'une porte ET supplmentaire. Cette structure (Fig. 1.11) ne prsente aucun risque de circulation de courant d'une porte vers l'autre car une porte OC ne peut que recevoir du courant en sortie. On vrifie facilement que cette structure ralise la fonction S= A . B car on ne peut avoir un niveau haut en S que si les deux transistors de sortie sont bloqus soit un niveau haut sur les deux sorties A et B.
up resistor)
Vo
D1
D2
R3 1K
Fig. 1.10 : Porte Nand sortie collecteur ouvert
VL RL IL
V cc RL A B S
Fig. 1.11 : pullup resistor
Fig. 1.12 : ET cabl
1.5.13 Porte sortie 3 tats (tri-state)

Ces portes prsentent en plus des deux niveaux logiques classiques dits basse impdance, un 3me tat o la sortie est haute impdance "HZ", les deux transistors du totem-pole sont bloqus. Une porte trois tats possde en plus des entres logiques classiques une entre supplmentaire (Fig. 1.13) qui permet de mettre la sortie en HZ.
"L"
HZ
"H"
HZ
Fig. 1.13 : Portes 3 tats
par Ben Boubaker M.
15
Le schma de la figure Fig. 1.14 montre le principe d'une porte Tri-state : Si Vc = "L", Q5 bloqu, la porte fonctionne en porte NAND classique. Si Vc = "H", Q5 satur, VC2 = 0.2V, La jonction base collecteur de Q2 conduit, VB2=0.7+0.2=0.9, la jonction base metteur conduit aussi, Q2 ne Vi1 Vi2 fonctionne pas en transistor, les deux jonctions Vc conduisent dans le sens direct, il en rsulte : D1 - VB3 = 0.2 V Q3 bloqus, - VB4 = 0.2V Q3 bloqus La sortie est donc isole, = haute impdance..
R1 4K R2 1.6K
Vcc=5V
R4 130
Q3 Q5 D3
Q1
Q2
Vo
Q4
D2
R3 1K
Fig. 1.14 : Porte Nand Avec sortie 3 tats
1.5.14 Porte entre Trigger de Schmitt

Ces portes prsentent deux seuils de basculement comme le montre Fig. Fig. 1.15. Grce une structure de contre raction positive les basculements sont quasiment instantans. Les portes trigger de Schmitt trouvent de nombreuses applications comme la mise en forme des signaux, retardateur d'impulsions, largisseur d'impulsions, oscillateurs...
Vo 4 3 2 1 Vi 0.4 0.8 1.2 1.6 2
Fig. 1.15 : courbe de transfert d'un trigger de schmitt TTL
1.5.14.1 Retardateur d'impulsion
R=100k
Ve
C=100n
Vs 1.6 0.8
Calculer la dure introduite par le retardateur
Fig. 1.16 : retardateur d'impulsion
par Ben Boubaker M.
16
1.5.15 Variante TTL Schottky ou TTL-S

est une diode jonction mtal semi-conducteur, elle La diode Schottky a un seuil de conduction de 0.3V et un temps de commutation trs faible. Elle possde la proprit de limiter laccumulation des porteurs de charges au voisinage de la jonction PN. Les temps de changement dtat (passant-bloqu et bloqu-passant) sen trouvent donc fortement diminus. Vcc=5V Son utilisation comme diode de dsaturation R2 R6 des transistors amliore nettement les 900 50 performances temporelles. Un transistor R1 2.8K Q3 Schottky est un transistor sur lequel on a rajout une diode Schottky en // sur la jonction Q4 base collecteur. Q1 Q2 R5 Quand le transistor tend vers la saturation, 3.5k Vo VBE=0.7V et VCE diminue vers 0.2V, ds qu'elle Vi1 atteint 0.4V, la diode Schottky conduit et Q6 freine la saturation par un effet de contre Vi2 R3 R4 raction ngative car, si la saturation continue, 500 250 D1 D2 VCE diminue, donc VBE=VCE+VD diminue aussi, ce Q5 qui diminue la conduction du transistor. VCE reste voisin de 0.4V, on empche ainsi le transistor de se saturer, cela vite le stockage des charges dans la base et de ce fait, on Fig. 1.17 : Porte Schottky 74S00 diminue le temps de commutation. L'emploi des diodes et des transistors Schottky a donn naissance la srie TTL-S dont la porte lmentaire est illustre sur la figure. Elle a un temps de propagation de seulement 3 ns, mais l'utilisation de rsistances de faibles valeurs porte la consommation 23 mW. La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de Q6 pour en acclrer la commutation. En effet le courant qui arrive de Q2 se partage entre Q5 et Q6, en effet si IB6 VB6 IB5 IC5 IB6 C'est une sorte de contre raction ngative.
1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS

Pour rgler le problme de consommation de la technologie TTL S, on effectue un mixage avec le principe de la basse consommation des TTL L. Le rsultat est la technologie TTL LS qui joue "sur les deux tableaux" de la consommation et de la vitesse. La structure correspondante est illustre sur la figure Fig. 1.18. On remarquera une complexit accrue de la structure. Cette Vi1 technologie restait cependant jusqu il y a Vi2 encore peu de temps la TTL la plus utilise. Notons que des versions de cette porte avec un transistor Schottky multimetteur l'entre D3 existent. Cette srie amliore considrablement les caractristiques de la srie TTL-Standard, pour un mme temps de propagation (10 ns), elle ne consomme que 2mW.
Vcc=5V R1 20K R2 8K Q3 Q4 D1 R7 Q1 D2 D4 R4 12k R5 1.5k R6 3k Q2 4k R3 120
Vo
Q5
Fig. 1.18 : Porte Nand 74LS00
par Ben Boubaker M.
17
La caractristique de transfert est illustre sur la figures D1 et D2 (du constructeur) et la variation de la tension de sortie en fonction du courant de sortie est illustre sur les figures D3 et D5. Voici les valeurs typiques des courant de la famille TTL LS : IILmax = 0.4 mA IOLmax = 8 mA Sortance = 20 IIHmax = 20 A ICCHtyp = 0.8mA ICCLtyp = 2.4 mA
Remarque : IOHmax n'est en gnral pas prcis, d'aprs la courbe D5 du constructeur, On peut adopter
une valeur de 25 mA pour IOHmax
1.5.17 Variantes TTL avance AS et ALS

Drives des technologies prsentes prcdemment, les technologies avances Advanced Schottky et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrs rcent (fin des annes 80) en matire de circuits intgrs bipolaires.
1.5.18 Variante TTL-F ou TTL Fast

Dans le souci toujours plus marqu de favoriser la rapidit des composants (toujours plus vite !), la technologie F (F pour fast) apporte sa contribution par lemploi de transistors bipolaires plus rapides que la srie S avec une consommation 5 fois plus faible environ.
1.5.19 Performances typiques de la technologie bipolaire

74 74LS 9.5 2 8 20 0.4 0.2 0.8 40 74S 3 19 20 50 2 2.5 5 125 74AS 1.5 8.5 8 20 0.5 0.125 0.375 200 74ALS 4 1 8 20 0.2 0.5 1.5 70 74F 3.7 5.5 20 20 0.6 1.9 6.8 125 74H 6 22 20 50 2 2.5 6.5 50 74L 33 1 3.6 10 0.18 0.11 0.29 3
Tp (ns) Pd (mW) IOLmax (mA) IIHmax (A) IILmax (mA) Icch(typ, mA) Iccl(typ, mA) Fmax (Mhz)
10 10 16 40 1.6 1 3 35
par Ben Boubaker M.
18
1.5.20 Caractristiques de sortie de quelque famille TTL

VOH(V) 4 3 2 1 STD LS 5
S ALS
AS
10
15
IOH(mA)
Fig. 1.19 : Tension de sortie VOH en fonction du courant de sortie IOH
VOL(V) 4 3 2 1 AS IOL(mA) STD ALS LS S
50
100
150
Fig. 1.20 : Tension de sortie VOL en fonction du courant de sortie IOL
par Ben Boubaker M.
19
1.6 LES FAMILLES CMOS (COMPLEMENTARY MOS)

La famille CMOS prsente la caractristique que chaque tage est constitu d'un MOSFET canal n et d'un MOSFET canal p. Cette famille aussi est constitue de plusieurs sries : Serie 4000 ou srie C : CMOS standard (l'anctre) AC : advanced CMOS ACT : advanced CMOS compatible TTL HC : High-Speed CMOS Logic HCT : High-Speed CMOS Logic compatible TTL AHC : Advanced High-Speed CMOS Logic AHCT : Advances High-Speed CMOS Logic compatible TTL BCT : BiCMOS technology ABT : Advanced BiCMOS LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology)
1.6.1
Srie 4000
Nous allons commencer par tudier la srie 4000, c'est la srie qui est apparue la premire. A titre d'exemple le circuit CD4011B est la rfrence du botier contenant 4 portes Nand deux entres. Le suffixe B indique que les portes comportent un buffer en sortie, nous y reviendrons plus tard dans ce document. La figure Fig. 1.21 rappelle les conditions de conduction et de blocage des MOS-FET enrichissement utiliss.
Canal n I
D G
D
Canal p ID
D
G S
B S
VTH =1V V GS < VTH V GS >> VTH OFF ON
V GB
V GB VTH = -1V V GS > VTH V GS << VTH OFF ON
Fig. 1.21 : Caractristiques d'un MOS enrichissement
1.6.1.1
Alimentation
Les circuits de la famille CMOS ne sont pas forcment aliments entre une tension positive fixe et la masse comme c'est le cas de la famille TTL, ils peuvent tre aliments entre une tension VDD et VSS quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les niveaux logiques haut et bas seront dfinis ultrieurement avec plus de prcision mais on peut dj dire que VOH VDD et VOL VSS. 1.6.1.2 Temprature de fonctionnement
La plage de temprature de fonctionnement est : [-40 , 85]C pour la srie commerciale [-55,125]C pour la srie militaire.
par Ben Boubaker M.
20
1.6.1.3
Porte lmentaire de la famille CMOS

V
DD
C'est l'inverseur reprsent sur la figure Fig. 1.22 Vi = "L" = Vss VGS1 = - (VDD-VSS) < -3V Q1 Conducteur VGS2 0 Q2 Bloqu Vo = VOH = VDD
V i
Q1 V o Q2
Vi = "H" = VDD VGS1 0 VGS2 = (VDD-VSS) > 3V
Q1 Bloqu Q2 Conducteur Vo = VOL = VSS
SS
Fig. 1.22 : Inverseur CMOS
1.6.1.4
Caractristique de transfert
Vo Vdd
ne possde pas un gain trs lev, par consquent, la caractristique de transfert n'est pas trs raide dans la rgion de transition (Erreur ! Source du renvoi introuvable.). Des versions "bufferises" sont disponibles, sur ces circuits, on a rajout un amplificateur (buffer) deux Vss tage la sortie (Fig. 1.23), l'amplification dans la rgion de transition passe de 15 (sans buffer) 2500 (avec buffer).
V + VSS de VT = DD . Le circuit CMOS que nous venons de voir 2
La tension de transition des circuits CMOS est de l'ordre
avec buffer
sans buffer
Vi
VT
Si les portes sans buffer ont une caractristique de transfert non idale ce qui diminue leur immunit au bruit, elles ont l'avantage d'avoir un meilleur temps de propagation puisque constitues d'un seul tage. Un autre avantage de ces portes, est que si on les utilise en linaire pour raliser des amplificateurs ou des oscillateurs, la faiblesse du gain se manifeste par une stabilit accrue et des signaux de sortie plus "propres." 1.6.1.5 Portes NAND et NOR
VDD Buffer
Q1 Vi Vo
Q2 On obtient les deux portes de base NAND et NOR en connectant les transistors MOS-FET soit en srie soit en parallle. Pour la porte NAND (fig. 3.19a), il suffit qu'une entre soit "L" pour que la sortie soit "H" car Q1 et Q2 VSS en // 'OU'. Pour que la sortie soit "L" il faut que les deux entres soient "H" car Q3 et Q4 en srie 'ET'. Fig. 1.23 : Inverseur CMOS avec Buffer Pour la porte NOR (fig. 3.19b), il suffit qu'une entre soit "H" pour que la sortie soit "L" et il faut que les deux entres soit "L" pour que la sortie soit "H".
par Ben Boubaker M.
21
VDD Vi1
Q1 Q2
VDD
Q1
Vi1
Vo Vi2
Q3
Vi2
Q2
Vo
Q3 Q4
Q4
VSS
Fig. 1.24 : Porte NAND CMOS
VSS
Fig. 1.25 : Porte NOR CMOS
1.6.2
Porte analogique
Q2 Vea Q1 C
1 4 5 6 7 Vss
VDD VSS
V DD
Vsa
Vdd 14
13
12
11
10
V SS
Fig. 1.26 : Porte analogique
Fig. 1.27 : Botier 4016
Cet interrupteur analogique command par un signal logique n'est pas rellement un circuit logique, Je l'ai quand mme cit dans ce chapitre car je n'aurai pas l'occasion de le faire dans un autre cours. 1.6.2.1 Niveaux logiques l'entre
On a vu sur la caractristique de transfert que le seuil de basculement se situe vers la moiti de la tension d'alimentation, cette valeur n'est pas tout fait exacte et le basculement peut se faire un Vo peut avant ou un peut aprs selon les portes et selon la temprature de fonctionnement. Pour la porte NAND par exemple le seuil de VDD basculement peut ne pas tre le mme si les deux entres sont relies ou si une entre est l'tat haut et on considre l'autre entre. On va dfinir une zone de basculement (scurit) autour de cette tension de VSS Vi basculement idale, ce qui dfinit les valeurs VSS VILmax VDD VIHmin V T limites des tensions d'entre VIL et VIH. On VI V I garantit alors que les conditions de fonctionnement, Fig. 1.28 : Zone de basculement d'une porte CMOS Vi < VILmax Vo = VOH Vi > VIHmin Vo = VOL
par Ben Boubaker M.
22
Les plages constituant le niveau bas et le niveau haut sont donnes par :
Porte sans buffer : VI = 20% de Us Porte avec buffer: VI = 30% de Us
de VT , VILmax et VIHmin . Mme chose pour VDD=+7V et VSS=7V
exercice : On dispose d'une porte bufferise alimente entre VDD=+10V et VSS=5V, donner les valeur
1.6.2.2
Niveaux logiques la sortie
Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on peut le voir sur les courbes de la figure Fig. 1.29. Dans le cas o Io est infrieur 1A (fonction normal), on a les conditions : VOLmax = VSS + 0.05V VOHmin = VDD-0.05V
Pour une valeur de Io allant jusqu' 0.5 mA, Le constructeur garantit que la DEVIATION DE SORTIE reste infrieure 10%US. VO = VDD - VOH = VOL VSS < 10%Us .
Dans le cas de charges donnant lieu des courants suprieurs 0.5 mA, il faut se rfrer aux courbes de sorties (Fig. 1.29). Remarquons que la caractristique de sortie d'une porte CMOS n'est rien d'autre que la caractristique ID = f(VDS) d'un transistor MOS, la petite diffrence prs qu'on a VOH = VDD-VDS.
V OH
5 4 3 2 1 1 2 3
125
Vdd=5v
Vss=masse 5 4
-55
V OL
125
25 -55
3 2
25
IOH
4 5
6 7 8
1 1 2 3 4 5
mA
IOL
mA
Fig. 1.29 : Caractristique de sortie d'une porte CMOS
par Ben Boubaker M.
23
1.6.2.3
Immunit au bruit
L'immunit au bruit est : Vn = VILmax - VOLmax = VI - VO Dans les conditions de charge normales (utilisation de circuits de la mme famille), l'immunit au bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la tension de sortie est voisine de la tension d'alimentation (dviation de 0.05V) et la tension de basculement de l'ordre de US/2, ce qui donne une immunit au bruit peine plus faible que US/2. On peut donc garantir sans problme une immunit au bruit de : Porte sans buffer : VN = 20% de Us Porte avec buffer: VN = 30% de Us La diffrence par rapport la TTL est que ici, on peut amliorer l'immunit au bruit on augmentant la valeur de la tension d'alimentation. 1.6.2.4 Temps de propagation
100 15V
t
200
p(ns) T=25C 5V 10V
Le temps de propagation tp en CMOS dpend fortement de la tension d'alimentation et de la capacit de charge CL et de la temprature, comme le montre la figure Fig. 1.30.
C L(pF)
100 200
Fig. 1.30 : Variation du temp de propagation
1.6.2.5
Consommation
P(mw) La puissance statique consomme est quasiment Vo 1.5 nulle, car, que la porte soit l'tat haut ou l'tat bas, un 1 des deux transistors constituant un tage est Idd bloqu, il n'y a donc pas de 0.5 courant absorb par la porte. Vi f(Hz) (IDD < 4A). Quand la tension d'entre 1k 10k 100k 1M Us 2 est voisine de la moiti de la tension d'alimentation, on Fig. 1.31 : Consommation dynamique d'une porte CMOS est dans la zone de transition, les deux transistors sont conducteurs, (un est entrain de se bloquer, l'autre de se dbloquer) un courant circule alors et on dit que les circuits CMOS consomment pendant les transitions ou ont une consommation dynamique. La figure Fig. 1.31 montre la variation du courant consomm lors d'une transition et la variation de la consommation avec la frquence d'un botier contenant 4 portes NAND . Notons que la consommation dynamique d'une porte CMOS varie fortement avec la capacit de charge CL puisque celle ci est charge ou dcharge chaque transition.
1.6.2.6
Sortance
Si des sorties CMOS sont connectes des entres CMOS, il n'y a alors pratiquement aucune charge de sortie en courant continue, la sortance n'est donc pas limite par cet aspect mais surtout par la capacit de charge qui ne doit pas dpasser 1 nF. Puisque chaque entre a une capacit max. de 7.5 pF, on obtient une sortance de 133. Mais sachant que la capacit de charge agit fortement sur le temps de propagation et sur la consommation dynamique, il est conseill de ne pas dpasser une sortance de 50.
par Ben Boubaker M.
24
1.6.3
Srie High speed CMOS : HC, HCT, AHC et AHCT
Les circuits sont les mme que ceux de la CMOS sauf que les transistors sont grille silicium et la technologie de fabrication plus avance (autoalignement de source et de drain, implantation ionique) permet d'obtenir une longueur de canal et une capacit de grille plus faibles d'o une augmentation de la vitesse de commutation. On obtient ainsi des circuits ayant les caractristique P dynamique de la TTL-LS et les avantages de la CMOS en terme TTL-LS de consommation et d'immunit au bruit. Ceci dit, au voisinage de la frquence maximum, (Fig. 1.32) la consommation devient comparable celle de la TTL-LS. Cependant HC dans un systme numrique, seulement une fraction des portes fonctionnent la frquence d'horloge, donc un gain significatif en f consommation peut tre ralis. Fig. 1.32 : Consommation de la TTL-LS L'immunit au bruit est meilleure que celle de la TTL-LS, elle et de la HC est de l'ordre de 0.4V pour cette dernire alors qu'elle est de l'ordre de 1V pour la HC alimente sous 5V. Pour la sortance, elle V V OH OL n'est limite que par la 5 5 capacit de charge qui Vdd=5v 4 s'accumule et peut 4 Vss=masse dtriorer les 3 T=25C 3 performances dynamiques. 2 2 Notons qu'une sortie HC 1 normale peut piloter 1 IOH IOL jusqu' 10 portes TTL-LS. mA mA 10 20 30 40 50 10 20 30 40 50 Si on observe les courbes de la figure Fig. 1.33, on Fig. 1.33 : Tension de sortie en fonction de la charge d'une porte HCMOS remarque qu'on peut mme piloter jusqu' 10 entres TTL standard ou 20 entrs TTL-LS. La famille CMOS rapide est constitue de la srie HC dont l'alimentation peut aller de 2V 6V et la srie HCT qui est compatible TTL. Les srie avances AHC et AHCT ont des performances accrues. La rfrence commerciale des circuits HCMOS est similaire celle de la famille TTL avec laquelle les circuits sont interchangeables pin par pin. Le circuit 74HC00 ainsi que le circuit 74HCT00 ont exactement le mme brochage que le circuit 74LS00.
1.6.4
SERIE 4000B HC AHC HCT AHCT
Caractristiques typiques des technologies CMOS et HCMOS

Vcc (V) 3 - 15 2 4.6 6 4.5 .. 5.5 VILMAX Vss+30%Vcc 0.3 0.9 1.2 0.8 0.9 1.35 1.65 0.8 VIHMin Vdd-30%Vcc 1.5 3.15 4.2 2 2.1 3.15 3.85 2 VT Vcc/2 1.4 2.25 3 1.4 1.5 3.25 2.75 1.4 Tp ns 40 (1) 45 9 8 8/5.2(3.3/5V) 11(4.5V) 5.5(5V) 6.25(3.3V) 5.25(5V) 4.75
3 AC 4.5 5.5 ACT 4.5 .. 5.5 (1) CL = 100pF, Vcc=15V
par Ben Boubaker M.
25
1.6.5
La Technologie BiCMOS : BCT et ABT
La technologie BCT (BiCMOS technology) combine les avantages de la technologie bipolaire et de la technologie CMOS. L'tage d'entre est constitu essentiellement de transistor MOS et l'tage de sortie de transistors bipolaires. Grce ses performances accrues, la technologie ABT (Advanced BiCMOS) remplace la famille BCT.
Vcc D1 chute de tension Q1
Vcc D1 R1 R2 Q2
Vi
M1
Q3
inverseur d'entre
contre raction
Vo
Fig. 1.34 : tage d'entre BiCMOS simplifi
Fig. 1.35 : tage de sortie BiCMOS simplifi
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux d'intgration de la technologie CMOS et de vitesse et de "driving" levs de la technologie bipolaire. Les performances typiques sont :
tp 2-3 ns
1.6.5.1
ICCmax/100MHz 35 mA
IOL 64 mA
IOH 32 mA
Considrations sur la consommation
Il y a deux aspects de base considrer pour le calcul de la puissance consomme par un circuit logique, la puissance statique et la puissance dynamique. La puissance statique est calcule en utilisant la valeur du courant Icc fourni dans la fiche technique qui correspond au courant consomm par le circuit non charg La puissance dynamique est due la charge et la I CC (mA) dcharge des capacits internes et des capacits de 180 charge externes. C'est cette puissance dynamique qui 160 advanced Bipolar reprsente la majeure partie de la puissance 140 consomme. La figure Fig. 1.36 illustre la variation de 120 cette puissance en fonction de la frquence pour les 100 trois technologies. 80 L'utilisation des transistors bipolaires dans l'tage de sortie prsente un double avantage. Premirement, la dynamique de la tension de sortie U=VOH - VOL est plus faible que celle de la CMOS ce qui rduit la consommation dynamique due la capacit de charge Wdyn = CL U f
2
60 40 20 20
advanced CMOS
advanced BiCMOC
40
60
80
100
f (MHz)
Fig. 1.36 : Icc en fonction de la frquence
Deuximement, le transistor bipolaire a la proprit de passer l'tat bloqu d'une faon plus efficace que le transistor MOS, ceci rduit le courant de fuite qui passe de Vcc la masse pendant le basculement. La combinaison de ces deux proprits rduit la consommation de puissance en haute frquence.
par Ben Boubaker M.
26
1.6.5.2
Caractristique d'entre
Les circuits de la famille ABT sont conus pour tre compatibles avec la famille TTL. Le seuil de basculement en entre se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'tage d'entre est constitu d'un inverseur CMOS (Fig. 1.34) pour rduire le courant et la capacit d'entre afin de minimiser la charge globale du Bus qui distribue les signaux tout les circuit d'un systme numrique. Avec cet tage d'entre CMOS, la tension de basculement serait de Vcc/2=2.5V, pour la ramener 1.5V, on utilise un circuit de chute de tension (D1 et Q1) pour abaisser la tension d'alimentation de l'tage d'entre. 1.6.5.3 Caractristique de sortie
La figure Fig. 1.34 montre un schma simplifi de l'tage de sortie de la famille ABT. Son fonctionnement et trs similaire celui de la famille TTL. Si le transistor M1 est conducteur, le courant travers R1 et M1 fait conduire Q4 et engendre un niveau bas la sortie. En mme temps, la tension sur la base de Q2 est suffisamment faible pour que le Darlington soit bloqu. Si M1 est bloqu, Q4 l'est aussi. Le Darlington conduit l'aide du courant de R1 et engendre un niveau haut en sortie. La rsistance R2 limite le courant de sortie IOH . La diode D1 vite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension partielle de sous-ensemble de circuits. En plus de la rduction de l'excursion de la tension de sortie ce qui diminue la consommation dynamique, l'utilisation de transistors bipolaires dans l'tage de sortie augmente le "driving capability" des circuits qui peuvent ainsi fournir un courant de sortie important sans une dgradation notable de la tension de sortie. La figure Fig. 1.37 donne les caractristiques de sortie pour l'tat bas et l'tat haut.
V (V) OL
0.8 0.6 0.4 0.2
V (V) OH
6 5 4 3 2 1
0 20 40 60 80 100 120 140
I OL(mA)
-100
-80
-60
-40 -20
I OH (mA)
Fig. 1.37 : caractristiques de sortie typiques de la famille ABT
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'aprs les courbes de la figure Fig. 1.37, on voit que la technologie ABT peut fournir jusqu' 80 mA pour les deux courants.
par Ben Boubaker M.
27
1.6.6
Familles Low voltage
LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology)
La tension de 5 V a longtemps t adopte comme standard d'alimentation des circuits logiques. Ceci a t dict par le fait que les transistors multimetteurs utiliss sur les familles bipolaires avaient une tension d'avalanche de 5.5 V. Depuis, plusieurs raisons font que la demande pour une alimentation plus faible ne cesse d'augmenter : Pour diminuer les temps de propagation internes des circuits, les dimensions des transistors on t trs fortement rduite grce aux nouvelles techniques de fabrication des circuits intgrs. La tension d'alimentation de 5V produit des champs assez forts, qui la longue, fatigue les composants et augmente le risque de claquage des oxydes dans les transistor MOS. L'utilisation des CI dans la fabrication d'quipements portables aliments sur pile ncessite l'utilisation de circuits faible consommation, celle ci peut tre rduite en diminuant la valeur de la tension d'alimentation. La consommation en puissance dpend linairement de la frquence et de la capacit de charge, et varie comme le carr de la tension d'alimentation (Wdyn CL Vcc2 f). Une faible tension d'alimentation diminue la chaleur dissipe par le circuits ce qui facilite la conception de circuits et de systmes forte densit de composants tout en amliorant leur scurit et leur dure de vie. Les familles HC, AHC, et AC permettaient dj l'utilisation d'une tension d'alimentation infrieure 5V (jusqu' 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue la vitesse de ces circuit et leur driving capability . Le tableau ci-dessous illustre cette constatation. HC245 Vcc=4.5V Vcc=2V TPLH type 15 ns 40 ns TPHL type 26 ns 130 ns IOH max -6 mA -20 A IOL max 6 mA 20 A (TPLH type VOH spcifie jusqu') AHC245 Vcc=4.5V Vcc=3.3 V 5.5 ns 8.3 ns 8.5 ns 13.5 ns -8 mA -4 mA 8 mA AC245 Vcc=4.5V Vcc=3.3 V 3.5 ns 5 ns 7 ns 9 ns -24 mA -12 mA 24 mA 12 mA
Il tait donc ncessaire de dvelopper de nouvelles familles logiques offrant de meilleures performances en dpit d'une faible tension d'alimentation.
par Ben Boubaker M.
28
1.6.6.1
Caractristiques typiques
Les circuits des familles LV, LVC, ALVC, LVT et ALB ont t dvelopp pour une tension d'alimentation typique de 3.3 V. Ce sont des amliorations des familles HC, AC et ABT, elles ont donc une structure interne trs voisine. LV HC LVC AC ALVC AC LVT BCT & ABT ALB -
Famille (5V) correspondante Procd CMOS 2.0 m CMOS 0.8 m CMOS 0.6 m BiCMOS 0.8m BiCMOS 0.6m Vcc min 2V 2.7 V 2.3 V 2.7 V 3.0 V Input TTL-compatible Input accepte TTL 5V Output TTL-compatible Vcc 2.7V .. 5.5V 2.7V .. 3.6V 2.3V .. 3.6V 2.3V .. 3.6V 3.0V .. 3.6V Input threshold Vcc/2 Vcc/2 Vcc/2 1.4V None voltage Typ. = 1.65V Typ. = 1.65V Typ. = 1.65V Output VOH Vcc Vcc Vcc Vcc Vi-0.2V Voltage VOL 0V 0V 0V 0V Vi+0.2V Output IOH -8 mA -24 mA -24 mA -32 mA -25 mA Curent IOL 8 mA 24 mA 24 mA 64 mA 25 mA Maximum ICCH 20 A 20 A 40 A 190 A 5.6mA/buffer Static ICCL 20A 20 A 40 A 5 mA 5.6mA/buffer Curent ICCZ 20 A 20 A 40 A 190 A 0.8 mA Propagat. Typ. 9.0 ns 4.0 ns 2.2 ns 2.4 ns Delay Max 14.0 ns 6.5 ns 4.0 ns 3.9 ns Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
1.6.7
Positions compares des familles logiques

64 56 48 40 32 24 16 8 CBT 5
AHC AHCT
ALVT
LVT ABT
BCT 74F
5V 3.3V
ALB ALVC
LVC
AC/ACT
AC AHC 10
LV 15 20
HC/HCT
25 ns
par Ben Boubaker M.
29
2 CIRCUITS COMBINATOIRES USUELS

2.1 LES MULTIPLEXEURS
2.1.1
E0 E1 E N-1 S
Choix d'une voie (entre) parmi N

Pour choisir une voie parmi N, il faut n entres d'adressage avec la relation 2n N .
A0 A1
An-1
Fig. 2.1 : Multiplexeur 1 parmi N (1/N)
A chaque instant la sortie S est gale (connecte) l'entre E "pointe" par le mot adresse An-1 ... A1A0. 1 MXR 1/4 a 4 entres + 2 entres d'adresse 1 MXR 1/8 a 8 entres + 3 entres d'adresse 1 MXR 1/10 a 10 entres + 4 entres d'adresse 1 MXR 1/16 a 16 entres + 4 entres d'adresse
Exemple : Multiplexeur 1 parmi 4 (1/4)
Faisons la synthse d'un multiplexeur 4 entres E0, E1, E2 et E3. et 2 entres adresse A0 et A1 . L'expression logique de la sortie est :
S = E0 A0 A1 + E1 A0 A1 + E2 A0 A1 + E3 A0 A1
(Fig. 2.2a)
Pour raliser des multiplexeurs qui ont un grand nombre d'entres, on peut utiliser de "petits" multiplexeurs monts en pyramide. (Fig. 2.2b)
E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 E 10 E 11 E 12 E 13 E 14 E 15
E
0
1/4
E
1
1/4 1/4 S 1/4
E
2
1/4
A0 A1
(a) : Multiplexeur 1 parmi 4
A2
A3
Fig. 2.2
(b) : Multiplexeur 1 parmi 16
2.1.2
Choix d'un mot parmi N
Il s'agit d'un multiplexeur plus labor qu'on appelle slecteur de donn, qui permet de choisir un mot de n bits parmi N mots tous de la mme taille (n bits). L aussi on va utiliser des multiplexeurs classiques monts de faon adquate. La figure Fig. 2.3 montre un slecteur qui permet de choisir un mot parmi 4 mots de 8 bits, et la
par Ben Boubaker M.
30
figure Fig. 2.4 montre un slecteur qui permet de choisir un mot parmi 8 mots de 4 bits. D'une manire gnrale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs permettant de choisir une entre parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n N.
S7 S6 S5 7 6 5 4 3 A7 A6 A5 B7 B6 B5 C7 C6 C5 D7 D6 D5 D4 A3 D3 D2 D1 D0 A3 C4 C3 C2 C1 C0 B4 B3 B2 B1 B0 A4 A3 A2 A1 A0 2 1 0 S4 S3 S2 S1 S0
MXR 1/4
A0 A1
Fig. 2.3 : Slecteur de donnes, 1 mot de 8 bits parmi 4 mots
S3 S2 S1 S0 3 2 1 0 A3 A2 A1 B3 B2 B1 C3 C2 C1 D3 D2 D1 E3 E2 E1 F3 F2 F1 G3 G2 G1 H3 H2 H1 H0 A3 A0 A1 A2 G0 F0 E0 D0 A3 C0 B0 A0
MXR 1/8
Fig. 2.4 : Slecteur de donnes, 1 mot de 4 bits parmi 8 mots
par Ben Boubaker M.
31
2.1.3
E0 E1 E2 E3 E4 E5 E6 E7
Exemple de multiplexeur du commerce

Le 74 LS 151 est un multiplexeur en technologie TTL-LS. Il permet de choisir une entrs parmi 8. Il a deux sorties, une sortie normale plus une sortie inverse. Il dispose aussi d'une entre de Validation E, E="0" multiplexeur normal, E="1" sortie ="0" l'tat des entres et des adresses
E E E E E E E E
15 14 13 12 11 10 9 8
S 74LS151 S
74LS151
S
E E E E E E E E
E A2 A1 A0
Fig. 2.6 : MXR 1/8 du commerce
7 6 5 4 3 2 1 0
E A3A A A
2.2 LES DEMULTIPLEXEURS

S0 E S1 SN
Fig. 2.7 : Dmultiplexeur
Le dmultiplexeur est le Fig. 2.5 : Multiplexeur 1/16 utilisant deux 74LS151 circuit complmentaire du multiplexeur. Il a une entre et plusieurs sorties ainsi qu'un certain nombre d'entres d'adresse. La sortie "pointe" par l'adresse est connecte l'entre. Les autres sorties peuvent tre soit l'tat bas soit l'tat haut.
2.2.1
Dmultiplexeur 1 parmi 4
On se propose de raliser un dmultiplexeur 4 sortie S3, S2, S1, S0 , une entre E et deux bits d'adresse A0, A1. Les sorties non slectionnes sont l'tat bas. A1 0 0 1 1 A0 0 1 0 1 S3 0 0 0 E S2 0 0 E 0 S1 0 E 0 0 S0 E 0 0 0
S0 = EA 1 A 0 S1 = EA 1A 0 S2 = EA 1 A 0 S3 = EA 1A 0
S0 S1 S2 S3
S0 S1 S2 S3
S0
S1 S2 S3
A 1
A 0 (a) : dmultiplexeur 1/4
A 1
A 0
A 1
A 0
(b) : dmultiplexeur 1/ 4 avec entre de validation G Fig. 2.8 : variantes de dmuliplexeur
(c) : dmultiplexeur 1/4 avec entres non slectionnes = "H"
par Ben Boubaker M.
32
Le schma de Fig. 2.8b montre un dmultiplexeur avec entre de validation, G=0 toutes les sortie sont "L' l'tat de E et des adresses. G=1 Le circuit fonctionne en dmultiplexeur normal. Etudions maintenant un DMXR 1/4 dont les sorties non slectionnes sont l'tat haut. Si on rajoute des inverseurs la sortie du DMXR de Fig. 2.8a (ce qui revient remplacer les AND par des NAND), les sorties sont slectionnes sont "H" mais la sortie slectionne est gale au complment de E, il faut donc inverser l'entre aussi. On obtient le DMXR de la figure Fig. 2.8c
2.2.2
Les dcodeurs
Les dcodeurs sont des dmultiplexeurs particulier. La sortie slectionne est l'tat bas, les autres sont l'tat haut. On peut utiliser le circuit de Fig. 2.8a et on relie E la masse ce qui revient supprimer cette entre et on obtient le schma de Fig. 2.9b
S0
S0
S1 S2 S3
S1 S2 S
A1
A0
(a)
A1
A0
(b)
Fig. 2.9 : Dcodeur
2.2.3
Exemple de dmultiplexeur du commerce
Le 74LS139 est un dcodeur dmultiplexeur 1 parmi 4. Son schma est le mme que celui de Fig. 2.8c. Il peut tre utilis en dcodeur ou en dmultiplexeur. En dcodeur l'entre E est considre comme une entre de validation, E=0 fonctionnement en dcodeur. E = 1 circuit inhib, toutes les sorties sont "H".
G0 G1 74154
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S 10 S 11 S 12 S 13 S 14 S 15
Le 74154 est dcodeur / dmultiplexeur 1/16 avec 4 bits d'adresse et deux entres qui servent de validation ou d'entre logique dans le cas d'utilisation en dmultiplexeur. Le fonctionne en dcodeur est obtenu pour G0=G1= "L". Le fonctionnement en dmultiplexeur est obtenu en prenant une des deux entres G comme entre logique, l'autre entre tant la masse. Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
A3 A0 A2 A 1
Fig. 2.10 : Dcodeur/dmultiplexeur 1/16
par Ben Boubaker M.
33
2.3 LES COMPARATEURS

a0 a1 an b0 b1 bn
Fig. 2.11 : Comparateur
Les comparateurs Logiques dits aussi circuits d'identification permettent de tester l'galit de deux nombres. A = B S=1, A B S=0. Deux nombre A = an...a1a0 et B = bn ... b1b0 sont gaux si tous les bits du mme poids sont gaux. Etudions un circuit de comparaison entre deux bits : ai = bi si=1, ai bi si=0.
ai bi 0
0 1 1 0
1 0 1
Si = ai bi + ai bi = ai + bi
ai bi
Si
Fig. 2.12 : coparateur 2 bits
L'expression logique de la sortie d'un comparateur de deux a0 mots A et B est donc :
So
b0
S = a 0 b 0 . a1 b1 ... a n b n
Son schma est reprsent sur Fig. 2.13
a1 b1
S1
2.3.1
Comparateurs du commerce
an
Sn
de 4 bits A et B. il peut tester si A=B ou si AB.
Le 74LS85 (Fig. 2.14) est un comparateur de deux mots b n

Fig. 2.13 : comparateur 2 mots de n+1 bits
A0 A1 A2 A3 B0 B1 B2 B3 AB AB
74LS85
Fig. 2.14 : Comparateur 4 bits
Son fonctionnement est illustr dans le tableau ci-dessus : A>B OA>B = 1, OAB = 0, OA=B = 0 A=B OA=B est connecte IA=B , pour les autres voir tableau
par Ben Boubaker M.
34
Les E/S de cascadage permettent de raliser des comparateurs de mots de longueur quelconques sans l'utilisation de circuits supplmentaires (Fig. 2.15). Le comparateur de poids faible doit avoir IA=B=1, IA>B=0, IA<B=0, Pour les autres, les entres de cascadage sont relies au sorties du comparateur prcdent
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7 An-4 An-3 An-2 An-1 Bn-4 Bn-3 Bn-2 Bn-1
74LS85
74LS85
74LS85
IA=B IA>B IAB OAB IAB OAB IAB OA<B
0
Fig. 2.15 : Comparaison de deux mots de plus de 4 bits chacun
Le schma ci-dessous illustre la technique de cascadage parallle qui permet de rduire le temps de comparaison. Lexemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait produit un temps de comparaison de 6 fois le dlai dun comparateur, avec la mthode parallle on rduit ce temps seulement 2 dlais.
Fig. 2.16 : Cascadage parallle
par Ben Boubaker M.
35
2.4 LES ADDITIONNEURS

2.4.1 Additionneurs propagation de la retenue
r n-2 a n-1 b n-1 r n-1 s n-1
r1 ro a2 a1 ao b2 b1 bo s2 s1 so
Quand on additionne "manuellement" deux mots n bits A et B, on refait n fois l'addition des bit du mme poids en faisant attention de ne pas oublier d'inclure dans cette addition le reste de l'addition prcdente. Donc la ralisation d'un additionneur de deux mots revient cascader des additionneurs 3 bits. Faisons l'tude d'un additionneur lmentaire de 3 bits.
b i a i r i-1
biai
si
ri-1
0 00 0 1 01 1 0 11 0 1 10 1 0 biai
ri
ri-1
0 1 00 0 0 01 0 1 11 1 1 1 10 0
ri si
Fig. 2.17 : Additionneur lmentaire
si = ri 1 ai bi + ai bi + ri 1 ai bi + ai bi si = ri 1 ai bi + ri 1 ai bi si = ai bi ri 1
ri = ai bi + ai bi ri 1 + ai bi ri 1 ri = ai bi + ri 1 (ai bi )
bi a
i
Pour l'expression de ri, on a fait exprs de ne pas choisir la fonction la plus simple sur la table de Karnaugh afin d'avoir le terme aibi en commun avec l'expression de si ce qui permettra une ralisation plus conomique (Fig. 2.18). La figure Fig. 2.19 montre un additionneur 4 bits. Sur une machine qui a des registres de 4 bits, si le bit r3 est gal 1, il est perdu, il y a dpassement de capacit (overflow). Ce genre d'additionneur est dit propagation de la retenue, car chaque tage doit "attendre" que l'tage prcdent "termine" son calcul pour lui fournir le reste. Plus le nombre de bits est grand plus le dlai de calcul est important, pour cette raison ce genre de circuit n'est guerre utilis dans des applications professionnelles.
i-1
si
Fig. 2.18 : Additionneur lmentaire
re
r2 r3 s
3
r1 s
2
r0 s
1
Fig. 2.19 : additionneur de 2 mots de 4 bits
par Ben Boubaker M.
36
2.4.2
Additionneur retenue anticipe.
Pour augmenter les performances de l'additionneur, on calcule chaque tage la retenue ri en fonction des ai bi de tous les tages prcdents. Ceci vite d'attendre que ri-1 qui lui mme n'est labor qu'aprs ri-2 etc... On dit que la retenue est anticipe (look-ahead carry). On a ainsi un calcul parallle de toutes les retenues qui sont calcules toutes en mme temps. La figure Fig. 2.20 montre le schma symbolique correspondant. Revenons la table de Karnaugh, l'expression la plus simple de ri est :
b3 a 3
b2 a 2
b1
a1
bo
ao
re
calcul calcul calcul calcul
r3
r2
r1
r0
r3 s3
s2
s1
so
ri = ai bi +(ai +bi).ri-1 Si on note Gi = ai bi Pi = ai +bi on a : ri = Gi + Pi .ri-1
Fig. 2.20 : Schma de principe d'un additionneur retenue anticipe
= 1, Gi = 1 et on a une retenue indpendamment de ce qui ce

gal 1 (ai =1 ou propage.
Gi est appel terme de gnration de retenue car si ai = bi

passe sur les tages prcdents.
Pi est appel terme de propagation de la retenue, car s'il est
bi=1), la retenue de l'tage prcdent est
On dtermine aisment l'expression de ri au nivaux de chaque tage en partant du premier tage. La premire retenue (retenue entrante) injecte dans l'additionneur par un autre additionneur ventuel est note re.
Fig. 2.21 : structure du calcul de retenue
ro = Go + Po re r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0 re

Le calcul d'une retenue ri quel que soit son rang ncessite toujours trois tages logiques
2.4.3
Additionneurs du commerce
b1 bo
a 1 a o re
Le 7482 (Fig. 2.22) est un additionneur retenue srie de deux mots de 2 bits. Les sommes est les retenues sont calcules d'une faon assez originale pour en amliorer les performances. re est la retenue entrante, r0 n'est pas accessible, r1 = retenue de la somme de a1 et b1 est la retenue sortante, elle sert ventuellement propager la retenue vers un autre additionneur. Le 74LS83A est un additionneur retenue anticipe de deux mots de 4 bits. Il correspond au schma de la figure Fig. 2.20.
7482
r1
s1 s o
Fig. 2.22 : additionneur 2 mots de 2 bits
par Ben Boubaker M.
37
2.5 UNITE ARITHMETIQUE ET LOGIQUE (ALU)

A B
Le schma de la figure Fig. 2.23 montre un exemple (74LS382) d'ALU. Les nombres A et B constituent les deux oprandes. Le nombre C constitue le code de la fonction raliser. Le nombre S est le rsultat de l'opration. Re et Rs sont les retenues entrante et sortante. OVR indique qu'il y a un dpassement. Le tableau ci-dessous rsume le fonctionnement de cette ALU.
A3 A2 A1 A0 B 3 B 2 B 1 B 0 Re C0 C1 C2 S3 S2 S1 S 0 Rs OVR
S
Fig. 2.23 : Unit arithmtique et logique
C2 C1 C0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
Opration ralise S = 0000 S = B moins A S = A moins B S = A plus B S=A+B S=AB S=A.B S = 1111 Oprations Arithmtiques Oprations Logiques
2.6 DECODEURS BCD-7 SEGMENTS

Les afficheurs les plus couramment utiliss pour l'affichage numrique sont les afficheurs sept segments qui ne sont rien d'autre qu'une association de 7 LEDs disposes comme le montre la figure Fig. 2.24a. On distingue deux types d'afficheurs, les Anodes communes et les cathodes communes.
a a f g e d (a)
(a) : Dispositions des LEDs,
AC
b c
d e
c
CC
b c
d e (c)
(b)
(b) : cathode commune, Fig. 2.24 : Afficheur sept segments
(c) : anode commune
Les afficheurs cathode commune se commandent par niveau haut et ceux anode commune se commandent par niveau bas. Les nombres afficher sont cods en BCD, chaque digit est cod en binaire sur 4 bits. Le rle du dcodeur BCD-7segment et de gnrer partir du code binaire DCBA d'un chiffre, la configuration adquate des entre a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui forment le chiffre considr. Faisons l'tude d'un dcodeur pour afficheurs cathode commune
par Ben Boubaker M.
38
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Dec 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
a 1 0 1 1 0 1 1 1 1 1 x x x x x x
b 1 1 1 1 1 0 0 1 1 1 x x x x x x
c 1 1 0 1 1 1 1 1 1 1 x x x x x x
d 1 0 1 1 0 1 1 0 1 1 x x x x x x
e 1 0 1 0 0 0 1 0 1 0 x x x x x x
f 1 0 0 0 1 1 1 0 1 1 x x x x x x
g 0 0 1 1 1 1 1 0 1 1 x x x x x x
Tableau 2-1 : table de vrit d'une dcodeur BCD 7 segment CC
On obtient les expressions suivantes pour les diffrents A segments ce qui donne le dcodeur reprsent sur la figure Fig. 2.25.
a = B + D + AC + AC b = C + AB + AB c = B +A +C d = D + AB + B C + AC + ABC e = AB + AC f = D + C A + AB + C B g = AB + BC + B C + D
Les chiffres gnrs par ce dcodeur sont : . Il parait vident que ce dcodeur ne doit tre utilis que pour des nombres d'entres < 9. On peut tendre l'utilisation de ce genre de dcodeur en affectant des symboles (caractres) aux combinaisons d'entre 10,11,12,13,14 et 15. On peut par exemple tudier un dcodeur BCH-7segment (Hexadcimal cod en binaires), ce
C b c
d e f
g
Fig. 2.25 : Dcodeur BCD-7segments pour afficheurs CC
dcodeur gnrera les fontes suivantes :
par Ben Boubaker M.
39
Le tableau ci-dessous fournit l'tat des segments d'un afficheur AA pour les diffrentes combinaisons d'entre. D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Dec 0 1 2 3 4 5 6 7 8 9 A B C D E F a 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 b 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 c 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 d 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 1 e 0 1 0 1 1 1 0 1 0 1 0 0 0 0 0 0 f 0 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 g 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0
Tableau 2-2 : table de vrit d'un dcodeur BCH-7 segment AA
a =ABC D +ABC D +ABCD +ABC D b =ABC +ACD +ABC D +ABD c =ABC D +ACD +BCD d =ABC D +ABC D +ABC D +ABC
2.6.1 Pilotage des afficheurs
e =BC D +ABC +AD f =AC D +ABCD +BC D +ABD g =ABCD +BC D +ABC D
Les LEDs on en gnral un seuil de conduction VD compris entre 1V et 1.5 V. Les courants ncessaires pour produire un clairement correct dpendent des afficheurs. Des prcautions doivent tre prises lors du pilotage d'un afficheur 7 segments pour viter de dtruire les LEDs ou le dcodeur et pour garantir un clairement correct.
2.6.2
Pilotage des commune.
afficheurs
Anode
a Dcodeur
R
Vcd
Les afficheurs anodes communes se commandent par niveau bas. La configuration de branchement est celle de la figure Fig. 2.26 que ce soit avec des dcodeurs sortie deux tats ou collecteur ouvert. Dans certains cas, les dcodeurs sont conus pour que Vcd puisse tre > la tension d'alimentation Vcc du dcodeur et que les sorties a, b, c, d, e, f et g puissent "encaisser" des courant IOL plus important que IOLmax prvus pour la famille dont fait partie le dcodeur. Si Idn est le courant nominal de chaque LED et VOLn (0.2V) est la tension de sortie du dcodeur correspondant Idn . on a
b
R
g
R
a b
g
Fig. 2.26 : Pilotage d'un afficheur AC
R=
Vcd VD VOLn I dn
par Ben Boubaker M.
40
2.6.3
Pilotage des afficheurs Cathode commune.
Les afficheurs cathode commune se commandent par niveau haut. La faon de piloter ce afficheurs diffre selon que le dcodeur a des sortie 2 tats ou des sorties collecteur ouvert. Dans le premier cas c'est le schma de la figure Fig. 2.27 qui est utilis, dans le deuxime, c'est celui de la figure Fig. 2.27. Pour la commandes avec des sorties 2 tats, si Idn est le courant nominal de chaque LED et VOHn est la tension de sortie "H" du dcodeur correspondant Idn , on a
R=
VOHn VD , dans la majorit des cas, cette solution ne permet pas d'avoir le courant I dn
suffisant pour obtenir un clairement correcte, on est souvent amen supprimer les rsistances R (R=0), dans tous les cas il faut faire attention ce que la puissance consomme par le dcodeur ou les circuits qui le constituent ne dpasse pas la puissance maximum autorise. Pour le cas de la commande par des sortie OC, R =
Vcd VD , l aussi il faut faire attention la I dn
puissance, car quand les LED sont teintes, les transistors de sortie des circuits de commande "encaissent" les courants R =
quand les afficheurs sont teints que lorsqu'ils sont allums.
Vcd VOL (VOL0.2V). Avec ce type de configuration, on consomme plus R

Vcd
a
Dcodeur
b Dcodeur g
R R R
a b
Fig. 2.27 : Pilotage d'un afficheur CC
Fig. 2.28 : Pilotage d'un afficheur CC avec dcodeur sortie OC
2.6.4
Dcodeur BCD-7 segments du commerce

N A B C D LT RBI a b c d e f g
BI/RBO
A B C D
BI 7449
a b c d e f g
7446/47/48
Fig. 2.29 : dcodeur BCD-7segments 7446/47/48
par Ben Boubaker M.
41
7446, 7447 pour anode commune
TYPE 7446A 74L46 7447A 74L47
Vcd 30V 30V 15V 15V 15V
Pd 320 mW 133 mW 320 mW 133mW 35 mW
Ce sont des dcodeurs sortie collecteur ouvert commande par niveau bas, la tension Vcd d'alimentation des LED peut tre suprieure la tension d'alimentation Vcc=5v du dcodeur. Le brochage est reprsent sur la figure Fig. 2.29 .
Vcc 2K
Fig.
7448 pour cathode commune C'est un dcodeur sortie 2 tats commande par niveau haut. Il est conu pour attaquer directement les LEDs de l'afficheur sans rsistances extrieures supplmentaires. L'tage de sortie (Fig. 2.30) est dot d'une sortie rsistance de 2K. Ceci en fait un dcodeur facile utiliser mais le courant de sortie de l'ordre de 2 mA reste assez faible et l'clairement obtenu sur la majorit des afficheurs est insuffisant. Le brochage est le mme que celui du 7446/47 (Fig. 2.29). Les broche LT, RBI et BI/RBO fonctionnent de la mme faon sur les 2.30 : tage de sortie dcodeur 7446,7447 et 7448 :
d'un 7448
74LS47
L'entre LT permet de tester les LEDs de l'afficheur en les allumant tous. L'entre RBI permet d'teindre l'afficheur quand son contenu est gal zro, ceci dans le but de ne pas afficher les zros de gauche d'un nombre plusieurs digits. 00012458 12458 RBI 0 N 0 , il est affich et RBO = 1 N = 0, l'afficheur est teint et RBO passe 0 1 Le nombre d'entre est affich, y compris le zro, RBO = 1. La broche BI/RBO peut fonctionner soit en entre BI (Blanking input) soit en sortie RBO
Le schma de la figure Fig. 2.31 montre comment connecter les dcodeurs pour que les zros de gauche ne soient pas affichs.
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
Fig. 2.31 : Configuration permettant d'effacer les zros de gauche avec les dcodeur 7446/47/48
7449
A B C D BI a b c d e f g
C'est un dcodeur (14 broches) sortie collecteur ouvert commande par niveau haut. L'alimentation Vcd des lampes doit tre gale l'alimentation Vcc du dcodeur. L'entre BI permet quand elle est "L" d'teindre l'afficheur l'tat des entres. IOLmax = 8 mA (trop faible)
Fig. 2.32 : SN7449
par Ben Boubaker M.
42
3 CIRCUITS SEQUENTIELS USUELS

3.1 LES BASCULES
3.1.1 La Bascule RS
S R 0 0 0 1 1 0 1 1
Q Sans intrt 0 1 mmoire
3.1.2
La Bascule RSH
H = 1, Bascule fonctionne normalement, les sorties suivent les entres (selon la table de vrit). Nous dirons que la bascule est transparente ou quelle a les yeux ouverts H = 0, la bascule passe en tat mmoire. Les sorties restent bloques dans le mme tat et ne suivent pas les entres, on dit quelles sont latchs. Nous dirons aussi que la bascule est opaque ou quelle a les yeux ferms
3.1.3
La Bascule JK et JKH
J 0 0 1 1
K 0 1 0 1
Q mmoire 0 1 basculement
En injectant les sorties lentre, on lve lindtermination pour ltat 00
par Ben Boubaker M.
43
3.1.4
La Bascule ragissant sur front dhorloge
Ces bascules sont fortement utilises en lectronique, essentiellement pour le raliser des compteurs, des registres dcalage et autres. Pour les raliser, deux technique : Utilisation de dtecteur de front sur lentre Horloge Utilisation de la structure matre esclave
3.1.5
Bascule JK ragissant au front descendant
J H
Dtecteur De front
H K /Q
H H
J Clk K Q Q H J 0 0 1 1 K Q Observation 0 Qp Mmoire 1 0 1 0 Sortie suit J 1 Qp Alternance
Remarque : Notez la convention de dessin pour lentre Horloge
J
H
J
H
J
H
Bascule ragissant sur Bascule ragissant sur niveau haut de H (latch) niveau bas de H (latch)
Bascule ragissant sur Bascule ragissant sur front montant de H front descendant de H
par Ben Boubaker M.
44
3.1.6
Exemple de dtecteur de Front
On exploite le retard lmentaire des portes logiques
3.1.7
Bascule RS Matre Esclave
Matre transparent Esclave Opaque
Esclave transparent Matre Opaque Transfert des sorties du matre vers la sortie
En analysant cette structure, on constate que les entres ne sont rpercutes sur les sorties que pendant le front descendant de lhorloge
par Ben Boubaker M.
45
3.1.8
Bascule JK Matre Esclave
3.1.9
Bascule D
D Clk
D Q 0 0 1 1
Observation Sortie suit D
J/S Clk K/R
3.1.10 Les entrs de forage CLear et Preset

Les entres de forage force la sortie de la bascule 0 ou 1 quelque soit ltat de ses entres. Le forage est immdiat et ne dpend pas de lhorloge, on parle de forage asynchrone. Les entres de forage interviennent en gnral sur le dernier tage de la bascule
Pr
J
H
K C
On remarquera que cet exemple correspond des entres de forage actifs au niveau bas : Pr 0 O 1 1 C 0 1 0 1 Q Interdit 1 0 libre
Forage simultan 0 et 1 Sortie force 1 Sortie force 0 Bascule fonctionne normalement
par Ben Boubaker M.
46
3.2 LES REGISTRES

Les registres, dits aussi registres tampons ou registres de mmorisation sont en gnral une association de plusieurs bascules
3.2.1
Les registres raction sur fronts
Un exemple de ces registres est reprsent sur la figure Fig. 3.1. Au coup d'horloge l'information prsente en A3A2A1A0 passe en Q3Q2Q1Q0 et y restera jusqu'au coup d'horloge suivant. Les changements du mot d'entre ne sont rpercuts sur la sortie qu'aux coups d'horloge.
Clk A 3
Clk D Q Clk
A2
D Q
A1
D Q
A0
D Q
Clk
Clk
Q3
Q2
Q1
Q0
Fig. 3.1 : Registre raction sur front
Exemple du commerce :
par Ben Boubaker M.
47
3.2.2
G A3
Les Registres Latches

A2 A1 A0
Un exemple de ces registres est reprsent sur la figure Fig. 3.2. Tant que l'entre de validation G="H", la sortie Q3Q2Q1Q0 recopie l'entre A3A2A1A0. Quand G passe "L", l'tat de la sortie restera inchang (mmoris, latch) jusqu'au moment o G repasse "H".
D Q
D Q
D Q
D Q
Q3
Q2
Q1
Q0
Fig. 3.2 : registre Latche 4 bits
3.3 LES REGISTRES A DECALAGE

A ES
J/ Clk K/R Q Q J/ Clk K/R Q Q
B
J/ Clk K/R Q Q
C
J/ Clk K/R Q Q
Clk
Fig. 3.3 : Registre dcalage bascules JK ou RS, 4 bits entre srie sortie parallle / srie
A ES D Clk Clk Q D Clk Q
B D Clk Q
C D Clk Q
Fig. 3.4 : Registre dcalage bascules D ,4 bits entre srie sortie parallle / srie
Un registre dcalage est obtenu comme le montre la figure Fig. 3.3 par la connexion de plusieurs bascules J-K ou R-S, ou comme le montre la figure Fig. 3.4 par l'association de plusieurs bascule D. A chaque coup d'horloge (en gnral front montant), la sortie de chaque bascule prend la valeur de la sortie de la bascule qui la prcde. ES est l'entre srie. Le mot ABCD constitue la sortie parallle et SS est la sortie srie. Diffrents genres de registres dcalage existe : Dcalage droite Dcalage gauche Dcalage droite / gauche Entre srie sortie srie Entre srie sortie parallle / srie Entre parallle sortie srie entre parallle sortie parallle ...
par Ben Boubaker M.
48
3.3.1
Registres dcalage entre parallle sortie parallle

QA QB QC QD
S/L ES
Q Q Q Q
H A B C D
Fig. 3.5 : Registre dcalage 4 bits entre parallle sortie parallle
L'entre D de chaque bascule est prcde d'un multiplexeur 1 parmi 2. Si l'entre S/L (Shift / Load) est "H", on Di = Qi-1, au coup d'horloge, il y a dcalage droite. Si S/L est "L", Di = bit de poids i du nombre d'entre ABCD, au coup d'horloge, Le nombre ABCD est charg dans QAQBQCQD. Parmi les application de ce genre de registre on trouve la conversion srie-parallle ou parallle srie. Dans le premier cas, le registre est plac en mode dcalage (S/L=1), on charger le registre en srie (4 coups d'horloge sont ncessaires), et on vient lire le nombre de sortie QAQBQCQD. Dans le
Le mode de chargement parallle dcrit ci-dessus est dit chargement synchrone, car le chargement se fait au front d'horloge qui suit le passage de S/L "L". Le chargement est synchrone avec l'horloge. Il arrive que certaines applications ncessitent que le chargement parallle se fait au moment ou S/L passe "L" sans attendre le front d'horloge, on parle alors d'un chargement asynchrone.
deuxime cas, on commence par charger le nombre d'entr ABCD dans le registre (S/L=0 suivi d'un coup d'horloge), puis on repasse en mode dcalage (S/L=1) et on envoie une suite Chargement Synchrone de 4 coups d'horloges, chaque coup d'horloge, un bit est disponible sur la sortie srie = QD.
Clk S/L Chargement Asynchrone
QA
QB
QC
QD
ES
H S/L
Fig. 3.6 : Registre dcalage chargement // asynchrone
par Ben Boubaker M.
49
3.4 LES COMPTEURS

3.4.1 Les compteurs Asynchrones
A
1
B
J H Q
1
C
J H Q
1
D
J H Q
J H
H
1
Fig. 3.7 : Compteur asynchrone 4 bits
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la figure Fig. 3.7 Toutes les bascules ont leurs entres J et K forces 1, il en rsulte qu' chaque coup d'horloge, leurs sortie changent d'tat. Pour ce qui concerne l'horloge, la "premire" bascule, celle dont la sortie constitue le LSB, reoit l'horloge externe. Les autres bascules, reoivent chacune sur son entre horloge, la sortie de la bascule (prcdente) de poids juste infrieur. Le chronogramme de la figure Fig. 3.8 montre l'volution du compteur en fonction du temps (de l'horloge).
H A B C D
0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0
Dcima0
10
11
12
13
14
15
Fig. 3.8 : Chronogramme d'un compteur asynchrone 4 bits (modulo 16)
Les compteurs ainsi construits sont dits asynchrones car, chaque coup d'horloge les bascules ragissent l'une aprs l'autre. Chacune doit attendre que la bascule prcdente lui dlivre l'information horloge. Les bascules ne sont pas synchronises sur l'horloge qui d'une A certaine faon constitue la commande du systme.
tats
Le fait que toutes les bascules ne changent pas d'tat simultanment, il apparat des tats transitoires fugitifs chaque fois C qu'on passe d'un tat un autre. Si on note Tp le temps de propagation de chaque bascule, examinons en dtail ce qui se produit D quand on passe de l'tat 7 l'tat 8. (Fig. 3.9). Quand A passe 0, B Tp Tp Tp en fait de mme mais seulement aprs un retard Tp, il en rsulte un tat 0110=6 qui va exister pendant Tp. De la mme faon, quand B Fig. 3.9 : tats transitoires passe 0, C en fait de mme mais aprs un retard Tp, il en rsulte l'tat transitoire 0100=4. Quand C passe 0, D passe 1 mais aprs Tp, il en rsulte l'tat transitoire 0000=0. On remarque donc que pendant le changement d'tat 7 8, le systme en ralit passe par la
par Ben Boubaker M.
50
squence suivante : 7 6 4 0 8 . En gnral, ceci n'est pas trs gnant car les tats transitoires durent trs peut de temps. Mais dans certains cas, on est oblig d'utiliser d'autres compteurs qui ne prsentent pas cet inconvnient.
3.4.2
Les Dcompteurs Asynchrones
Il existe deux faons d'obtenir un dcompteur asynchrone. la premire consiste connecter l'horloge de chaque bascule la sortie inverse de la bascule prcdente. (Fig. 3.10). la figure Fig. 3.11 montre l'volution des tats du systme.
A
1
B
J Q
1
C
J Q
1
D
J Q
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
Fig. 3.10 : Dcompteur Asynchrone 4 bits
H A B C D
0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 0
Dcimal 0
15
14
13
12
11
10
Fig. 3.11 : Chronogramme d'un dcompteur asynchrone 4 bits (modulo 16)
Une deuxime mthode consiste prendre les sorties du compteur sur les sorties inverses des bascules (Fig. 3.12 et Fig. 3.13)
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
Fig. 3.12 : Dcompteur asynchrone 4 bits
par Ben Boubaker M.
51
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
D
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
C
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
B
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
A
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Fig. 3.13 : Squence de comptage et de dcomptage.
3.4.3
Les Compteurs/Dcompteurs Asynchrones
Un exemple est illustr sur la figure Fig. 3.14. L'horloge de chaque bascule est prleve soit sur la sortie Q soit sur la sortie Q de la bascule prcdente selon si l'on dsire fonctionner en compteur ou en dcompteur. Ceci est ralis grce 3 "petits'" multiplexeurs 1 parmi 2. L'entre de contrle U/d permet de choisir le sens de comptage. U/D=1 comptage ascendant (compteur). U/D =0 comptage descendant (dcompteur)
H U/D
1 k
1 k
1 k
1 k
Fig. 3.14 : Compteur / dcompteur 4 bits
3.4.4
Comptage incomplet
Jusqu'ici nous avons tudi des compteurs qui parcourent toutes les valeurs possibles de 0 2n-1 (nombre de bascules). Il arrive qu'on ait besoin de compteurs cycle incomplet, c.a.d. des compteurs modulo N avec N2n, qui comptent de 0 jusqu' N-1 et recommence 0.
Pour le cas des compteur asynchrones, pour construire un compteur [N], (modulo N) avec N2n, on dtecte l'tat N, et on s'en sert pour remettre le compteur 0 d'une faon asynchrone : Le compteur est remis 0 au moment o l'tat N essaye d'apparatre, donc celui ci est remplac par 0. la figure Fig. 3.15 montre un compteur modulo 5 et un compteur modulo 6.
par Ben Boubaker M.
52
A B C
A B C
Compteur [5]
C
Compteur [6]
C
Fig. 3.15 : Compteurs modulo 5 et 6
Pour ce qui concerne les compteurs synchrones, le problme ne se pose pas, car la squence de comptage est prise en considration lors de la synthse des compteurs.
3.4.5
Mise en cascade des compteurs Asynchrone
Un botier compteur contient gnralement 4 tages. Pour constituer un compteur de plus grande taille, il faut associer plusieurs botiers en cascade. Pour le cascadage des compteurs asynchrones, il suffit de relier la sortie MSB (significative) de chaque botier l'entre horloge du compteur de rang suprieur. La figure Fig. 3.16 montre deux exemples de compteurs. Un compteur 8 bits construit avec deux compteurs 4 bits et un compteur BCD modulo 100 construit avec deux dcades.
A B C
Compteur
A B C
A B C
B C
[16]
Compteur
[16]
Compteur
[10]
Compteur
H
compteur
[10]
BCD
compteur [256]
Fig. 3.16 : Compteur modulo 256 et compteur BCD modulo 100
B C
B C
B C
B C
C om p t e u r
[10 ]
C om p t e u r
H
c om p t e u r
[6 ]
C om p t e u r
[10 ]
C om p t e u r
H
c om p t e u r
[6 ]
BCD
BCD
Fig. 3.17 : Compteur des secondes ( gauche) suivi du compteur des minutes
Fig. 3.18 : Cascadage des compteurs synchrones
par Ben Boubaker M.
53
3.4.6
Les compteurs Synchrones
Les compteurs synchrones sont aussi raliss l'aide de bascule J-K. Mais la diffrence des compteurs asynchrones, ici toutes les bascules reoivent la mme horloge. Il en rsulte qu'a chaque coup d'horloge toutes les sorties changent en mme temps, il n y a donc pas d'tats transitoires.
H Q n Qn+1 J J H K Q Q 0 0 1 1
0 0 1 1 0 1 0 1 0 1
K J
0 1 1 0 1 1 0 0 0 1 x x
K
x x 1 0
0 1
Pour la synthse des compteurs synchrones, on va prsenter la table de vrit de la bascule J-K d'une faon un peut diffrentes (Fig. 3.19). Pour diffrentier "un peut" des compteurs asynchrones, on va prendre des bascules ragissant sur front montant.
Fig. 3.19 : Table des transitions d'une bascule J-K
3.4.6.1
Synthse d'un compteur synchrone 4 bits
D 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
JA 1 x 1 x 1 x 1 x 1 x 1 x 1 x 1 x
KA x 1 x 1 x 1 x 1 x 1 x 1 x 1 x 1
JB 0 1 x x 0 1 x x 0 1 x x 0 1 x x
KB x x 0 1 x x 0 1 x x 0 1 x x 0 1
JC 0 0 0 1 x x x x 0 0 0 1 x x x x
KC x x x x 0 0 0 1 x x x x 0 0 0 1
JD 0 0 0 0 0 0 0 1 x x x x x x x x
KD x x x x x x x x 0 0 0 0 0 0 0 1
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 x 1 x 1 x x x x 1 1 1
00 01 11 10 0 1 0 1 0 1 0 1 x x x x x x x x
00 01 11 10
00 01 11 10
00 01 11 10 0 0 1 0 x x 0 x x x x 0 1 x x 0
00 01 11 10 0 0 x x 0 0 0 1 x x x x 0 0 x x
00 01 11 10
JA = 1
JB = A
JC = AB
JD = ABC
par Ben Boubaker M.
54
KA
BA DC
KB
BA DC
KC
BA DC
KD
BA DC
00 01 11 10
00 01 11 10 x 1 1 x x 1 1 x x 1 x 1 1 1 x x
00 01 11 10
00 01 11 10 x x 1 0 x x 1 0 x x x 1 x 1 0 0
00 01 11 10
00 01 11 10 x x x x 0 0 1 0 x x x x 0 0 1 0
00 01 11 10
00 01 11 10 x x x x x x x x 0 0 0 0 1 0 0 0
KA = 1
A
KB = A
B
KC = AB
C
KD = ABC
B
J
H
J
H
J
H
J
H
1 H
Fig. 3.20 : Compteur synchrone 4 bits
3.4.6.2
Gnralisation
Compteur synchrone :
Ja = Ka = 1 Jb = Kb = A Jc = Kc = AB Jd = Kd = ABC Jn = Kn = Q0Q1Q2 Qn-1
Dcompteur synchrone :
ja = ka = 1 jb = kb = A jc = kc = A B jd = kd = A B C jn = kn = Q0Q1Q2 Qn-1
A
J H 1 H K Q Q J H K Q Q
B
J H K Q Q
C
J H K Q Q
Figure 3.1 : Dcompteur Synchrone 4 bits
par Ben Boubaker M.
55
A
DIR
J 1 H K H
Q Q
J H K
Q Q
J H K
Q Q
J H K
Q Q
CLR
Figure 3.2 : Compteur Dcompteur Synchrone
QA
DIR
QB
QC
QD
J 1 H K H
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q Q
P
CLR L
Figure 3.3 : Comteur Dcompteur Synchrone avec chargement parallle et RAZ
3.4.6.3
Synthse d'une dcade synchrone
D 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1
C 0 0 0 0 1 1 1 1 0 0
B 0 0 1 1 0 0 1 1 0 0
A 0 1 0 1 0 1 0 1 0 1
JA 1 x 1 x 1 x 1 x 1 x
KA x 1 x 1 x 1 x 1 x 1
JB 0 1 x x 0 1 x x 0 0
KB x x 0 1 x x 0 1 x x
JC 0 0 0 1 x x x x 0 0
KC x x x x 0 0 0 1 x x
JD 0 0 0 0 0 0 0 1 x x
KD x x x x x x x x 0 1
par Ben Boubaker M.
56
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 x x 1 x x x x 1 x x x
00 01 11 10
00 01 11 10 0 1 x x 0 1 x x x x x x 0 0 x x
00 01 11 10
00 01 11 10 0 0 1 0 x x x x x x x x 0 0 x x
00 01 11 10
00 01 11 10 0 0 0 0 0 0 1 0 x x x x x x x x
JA = 1
KA
BA DC
JB = AD
KB
BA DC BA DC
JC = AB
KC
00 01 11 10 x x x 1 x x x 0 x x 0 0 x x 0 x
JD = ABC
KD
BA DC
00 01 11 10 x x x x 1 1 x 1 1 1 x x x x x x
00 01 11 10 x x x x x x x x 1 0 1 0 x x x x
00 01 11 10 x x x 0 x x x 1 x x x x x x x x
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
KA = 1
A
KB = A
B
K C = AB
C
KD = A
D
J
H
J
H
J
H
J
H
1 H
Fig. 3.21 : Dcade synchrone
3.4.6.4
Mise en cascade de compteur synchrones
La mise en cascade doit tre SYNCHRONES, tous les compteurs doivent recevoir la mme horloge. Le problme est que de cette faon ils vont compter en parallle et on aura pas le comptage dsir.
A B C D
A B C D
A B C D
A B C D
H H
CTR0
CTR1
CTR2
CTR3
Il faut quun compteur ne sincrmente que lors du dbordement du compteur prcdent. On va rajouter chaque compteur une entre de validation V et une sortie de retenue R
par Ben Boubaker M.
57
Lentre de validation V permettra de le contrler : V=1
Comptage,
V=0
arrt
La sortie de retenue R passe 1 pour indiquer que le compteur est arriv en fin de cycle. Compteur 4 bits, N=15 R=1, N15 R=0
Compteur par 10, N=9
R=1, N9
R=0
A
V J H K Q Q
D
R
J H K
Q Q
J H K
Q Q
J H K
Q Q
Figure 3.4 : Compteur Synchrone 4 bits avec E/S de cascadage
A B C D
V
A B C D
A B C D
A B C D
H H
CTR0
CTR1
CTR2
CTR3
Figure 3.5 : Cascadage de compteurs syncrones
par Ben Boubaker M.
58
Une mmoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations codes en binaire dans un ordinateur.
4 LES MEMOIRES
4.1 HIERARCHIE DES MEMOIRES DANS UN ORDINATEUR

Les mmoires d'un ordinateur se rpartissent en plusieurs niveaux CPU registres caractriss par leur temps d'accs et leur capacit. La figure 3.1 illustre cette hirarchie. Plus on s'loigne du CPU, plus le temps d'accs aux mmoires Mmoire cache augmente ainsi que leur capacit alors que le cot par bit diminue. Les lments situs dans l'unit centrale sont les registres, ils sont trs rapides Mmoire cache et servent principalement au stockage des oprandes et des rsultats intermdiaires. La mmoire cache est une mmoire rapide de faible capacit. La mmoire cache est le plus souvent intgre au processeur pour qu'elle soit la plus rapide Mmoire centrale possible. On peut avoir une partie sur le processeur (On chip cache) et une partie hors du processeur. La mmoire centrale et l'organe principal de rangement des informations utilises par le CPU. C'est une mmoire semi-conducteurs, son temps Mmoire de masse d'accs est beaucoup plus grand que celui des registres et de la mmoire cache. disque CDLes mmoires de masse sont des mmoires priphriques de grande capacit et dur de cot relativement faible. Elles servent d'lments de stockage permanent Fig. 4.1 : hirarchie des et utilisent pour cela des support magntique (disques, bandes) et des mmoires support optiques (disques optiques). Registres On-chip cache Off-chip cache (SRAM) Mmoire centrale (DRAM) Mmoire secondaire (disk) Mmoire tertiaire (CD-ROM) 1 - 2 ns 3 - 10 ns 5 - 50 ns 50 - 250 ns 5 - 20 ms 100 - 500 ms 32 - 512 octets 1 - 256 Ko 64 - 256 Ko 1 Mo - 1 Go 100 Mo - 1 To 600 Mo - qq Go
tab. 4-1 : Quelques ordres de grandeurs
4.2
CLASSEMENT DES MEMOIRES SELON L'UTILISATION
Il existe de nombreuses varits de mmoire semi-conducteurs. Cette diversit vient du fait que la mmoire idale grande capacit, consommant peu d'nergie, de vitesse leve, gardant son information en cas de coupure d'alimentation, n'existe pas. Les diffrentes catgories de mmoire que nous rencontrerons sont des compromis sur quelques paramtres indispensables, nous allons les classer en fonction de leurs utilisation.
4.2.1
Mmoire vive ou RAM
La mmoire vive est une mmoire dans laquelle on peut crire ou lire une information. En anglais on la dsigne sous le sigle RAM (Random Access Memory), mmoire accs alatoire, cela signifie qu'aprs avoir lu ou crit dans une position mmoire, on peut lire ou crire dans une autre position quelconque. Ceci par opposition avec le s mmoire accs squentiel (srie), dans lesquels aprs avoir lu ou crit dans une position mmoire, la prochaine opration de lecture/criture ne peut porter que sur la position mmoire immdiatement voisine. Remarquons que la nomenclature RWM (read write memory) aurait t plus approprie.
par Ben Boubaker M.
59
Le contenu d'une mmoire vive s'efface quand la tension d'alimentation disparat, d'o la qualification de mmoire volatile. On distingue les RAMs statiques et les RAMs dynamiques : - Le taux d'intgration des RAM statique est assez faible et leur prix de revient (au Mbits) reste relativement lev, par contre, leur temps d'accs est faible. Elles sont utilises dans les mmoires caches (interne et externe) - Le taux d'intgration des RAM dynamique est lev et leur prix de revient (au Mbits) est plus faible mais leur temps d'accs est assez lev. Elles sont utilises dans la mmoire centrale.
4.2.2
Mmoire Morte ou ROM
L'utilisateur ne peut que lire le contenu de cette mmoire. Elle est inscrite par le constructeur au moment de la fabrication selon les spcifications du client. On utilise ce genre de mmoire quand l'information qu'on y enregistre est une information fige qui n'est pas susceptible de subir un changement, comme par exemple les valeurs de la fonction sinus pour les angles compris entre 0 et 90. S'il arrive malgr tout qu'on soit oblig de changer le contenu, il faut commander un autre botier au constructeur, ce qui demande beaucoup de temps (plusieurs semaines). L'utilisation des ROM ne devient intressante que si le nombre de botiers identiques est grand (plusieurs milliers), compte tenu du cot de dveloppement initial (masque du contenu de la mmoire). Le gros avantage des mmoires ROM est de conserver leur contenu aprs une coupure d'alimentation, elle fait partie des mmoires non volatiles.
4.2.3
Mmoire MORTE PROGRAMMABLE ou PROM
Lorsque l'information que l'on dsire enregistrer dans une mmoire non volatile est susceptible de varier de temps en temps (comme un programme qu'on met au point par exemple), l'utilisation des ROM ne convient plus. On utilise alors des mmoires PROM programmable par l'utilisateur au moyen d'un dispositif adquat appel programmateur de PROM. Si aprs inscription et utilisation, le contenu s'avre inexact, on jette le botier et on en reprogramme un autre. L'opration prend quelques minutes. Comme les mmoires ROM, le contenu des PROM ne s'efface pas aprs coupure d'alimentation.
4.2.4
Mmoire morte reprogrammable ou EPROM
Avec les PROM, pour changer le contenu, il faut jeter le botier est reprogrammer un nouveau. Cela peut devenir gnant du point de vue financier si les modifications deviennent trop frquentes. Les mmoires EPROM (Electrically Programmable Read Only Memory) appeles aussi ROM effaables, constitue une solution ce problme. Quand on veut changer le contenu d'un botier, on n'est pas oblig de le jeter, on peut effacer son contenu en l'exposant aux rayons ultraviolets travers une fentre de quartz place sur le botier, puis enregistrer lectriquement les nouvelles informations en appliquant des tensions plus leves que la tension d'alimentation normale. L'effacement par ultraviolets dure une vingtaine de minutes. Comme pour les mmoires ROM, l'intgrit de l'information est conserve aprs disparition de l'alimentation.
4.2.5
Mmoire MORTE EFFAABLE lectriquement ou EEPROM
Ces mmoire non volatiles prsentent l'avantage d'tre inscriptible lectriquement et effaable lectriquement d'o leur nom EEPROM (Electrically erasable programmable Read Only Memory) . Cela permet de gagner du temps car l'effacement lectrique prend beaucoup mois de temps que l'effacement par ultraviolets.
4.2.6
Mmoire FLASH
Les mmoires flash sont des EEPROM accs rapide. L'accs en lecture est comparable celui des RAMs (<= 100 ns). L'accs en criture est plus long ( <= 10 s). On distingue des variantes accs
par Ben Boubaker M.
60
parallle et d'autres accs srie. Sur les ordinateurs, elles sont utilises surtout pour le stockage du bios. Ailleurs, ces mmoires sont utilises dans beaucoup d'applications et sont promues un avenir trs prometteur. Les cartes puces en sont fournies et elles remplacent dj les Disques durs sur certains ordinateurs portables.
4.2.7
Mmoire FIFO ou file
Ce sont des mmoires rinscriptibles volatiles organises de sorte que l'accs se fait d'une faon squentielle dite premier entr, premier sorti (FIFO : First In First Out). Un mmoire FIFO fonctionne comme une file devant un guichet, le premier qui se place dans la file sera le premier qui arrive au guichet donc le premier servi. Au furent et mesure que les clients de tte sont servis, les autres progressent dans la file. L'ordre chronologique d'entre est respect en sortie.
4.2.8
Mmoire LIFO ou pile
Ce sont des mmoires rinscriptibles volatiles organises de sorte que l'accs se fait d'une faon squentielle dite dernier entr, premier sorti (LIFO : Last In First Out). Un mmoire LIFO fonctionne comme une pile d'assiettes, la dernires assiettes pose sur le dessus de la pile sera la premire en tre retire.
4.2.9
Cellule statique d'une mmoire vive
Dans ce cas, l'information est stocke dans une bascule comme une bascule D par exemple. Comme on le sait une fois la sortie de la bascule est dans un tat, elle y restera tant qu'en ne vient pas la changer en mettant le bit enregistrer sur l'entre D et en envoyant un coup d'horloge sur son entre horloge. Les mmoires ainsi construites sont appeles les RAM Statiques (SRAM). Toutes les bascules (D, R-S, J-K) avec ou sans horloge peuvent servir de point de mmorisation, mais pour des raisons d'encombrement, on utilise des bascules bistables constitues de 6 transistors MOS ou de 2 transistors bipolaires. Les MOS sont plus utiliss du fait de leur facilit d'intgration et de leur faible consommation. Mme cette solution reste trop encombrante ce qui fait qu'en gnral les RAM statiques n'ont pas une trs grande capacit. la figure Fig. 4.3 illustre le principe de fonctionnement d'une cellule SRAM
Vcc Vcc
T3
T4
T1
T2
ligne de slection ligne de slection Colones de lecture ecriture ecriture de 1 ampli de lecture criture de 0
Fig. 4.2 : cellule de mmorisation dune RAM statique
par Ben Boubaker M.
61
Vcc
T3
T4
T1
T2
ligne de slection Colonnes de lecture criture D D
Fig. 4.3 : schma gnral d'une cellule SRAM
Quelque soit le type de mmoire, les cellules son organises en matrice XY. Une cellule est repre par son numro de ligne et son numro de colonne qui constituent ce qu'on appelle l'adresse de la cellule. L'exemple de Fig. 4.4 illustre l'exemple d'une mmoire 16 bits, organise en 4 lignes et 4 colonnes. En utilisant des dcodeurs, on a besoin de deux bits d'adresse A1A0 Pour slectionner une ligne, et de deux bits d'adresse A3A2 pour slectionner une colonne, soit une adresse globale de 4 bits. Donc en gnral pour une mmoire de capacit N bits, il faut n bits d'adresses tels que N=2 n .
C0 C1 C2 C3 L0
dcodeur lignes
L1 L2 L3
Dcodeur colonnes
A3 A2 A1 Ao
Un dcodeur est un circuit numrique qui a n entres d'adresse et N = 2n sorties. Les entres d'adresse permettent de slectionner une seule sortie. Selon la 0 nature du dcodeur utilis, la sortie slectionne passe 1 2 l'tat logique "1" ou "0", toutes les autres sorties sont 3 dans l'tat logique contraire. La figure Fig. 4.5 montre la convention de dessin pour faire la diffrence entre les A1 A0 deux types de dcodeur.
Fig. 4.4 : structure matricielle
0 1 2 3 A1 A0 sortie slectionne = 0
sortie slectionne = 1
Fig. 4.5 : convention de dessin pour dcodeur Le schma de Fig. 4.7 illustre l'exemple d'une RAM statique 16 bits organise en matrice 4 x 4. Si on applique une adresse A3A2A1A0 = 0110. A1A0 = 10 La sortie 2 dcodeur colonne est mise "1" ce qui rend T7 et T8 conducteurs, on a accs toutes les cellules de la (double) colonne n 2 (2, 6, 10 et 14). Or,. A3A2 = 01 La ligne 1 est mise "1", seul le contenu de la W buffers cellule 6 est connecte la double colonne n 2 qui d'criture l'achemine vers la sortie travers les transistors T7 et T8. L'criture se fait de la mme faon en
utilisant les lignes D et D comme entres. En fait, cellule D en utilise une seule entre de lecture/ecriture entre/sortie D + grace au circuit illustr sur Fig. 4.6 qui utilise des ampli D circuits logique 3 tats pour contrler la lecture de lecture et l'criture. Pour crire, on fait W=1, R=0, les R buffers d'criture sont valids, alors que l'ampli Fig. 4.6 : circuit de lecture criture d'une RAM statique de lecture est dconnect. Pour la lecture on fait R=1, W=0, les buffers d'criture son dconnects, et l'ampli de lecture est valid.
Vers
par Ben Boubaker M.
62
D0
Vcc
D0
D1
D1
D2
D2
D3
D3
1
0
4
1
dcodeur
ligne 2
10
11
12
3
13
T7
14
T8
15
D D 0 1 2 3
Dcodeur de colonnes
A3
A2
A1
A0
Fig. 4.7 : RAM statique 16 bits organise en matrice 4 x 4
4.2.10
Cellule dynamique d'une mmoire vive
L'information est stocke dans une capacit de structure qui en fait la capacit parasite grillesubstrat d'un transistor MOS. Le "1" logique correspond la capacit charge et le "0" logique correspond la capacit dcharge. La cellule de mmorisation de base peut alors tre ralise de faon simplifie par rapport celle des mmoires statiques comme cela est illustr sure la figure Fig. 4.9. Cependant, si cette structure occupe peut de place, elle n'a par contre pas d'tat stable car la capacit tendance se dcharger dans la rsistance de fuite associe a la capacit. Il faut donc constamment rafrachir la mmoire, pour cela on lit la cellule intervalle rgulier (quelques millisecondes) et on rinscrit son contenu. Pour cette raison, la mmoire est dite dynamique. Les mmoires dynamiques sont environ 4 fois plus denses que les mmoires statiques de mme technologies mais plus dlicates d'utilisation.
W
Ecriture : W=1, T1 conduit Si Din = 0 C est dcharge Si Din = 1 C est charge Lecture : W=0, R=1, T3 conduit - Si C charge T2 conduit Dout = 0 - Si C dcharge T2 bloqu Dout = 1
Din
Dout
On retrouve donc en sortie l'information d'entre complmente.
Fig. 4.8 : principe d'une cellule DRAM
par Ben Boubaker M.
63
lignes de slection
W R slection ligne
T1
T3 T2
C
lecture ecriture
Din
rafraichissement
Dout
Fig. 4.9 : Cellules de mmorisation dune RAM dynamique
1 dcodeur lignes 2 3
K1
K2
K3
K4
D
0 1 2 3
dcodeur colonnes
A3
A2
A1
A0
Fig. 4.10 : RAM Dynamique organise en matrice 4 x 4 avec son circuit de lecture criture
4.2.11
Cellule d'une mmoire ROM
Il s'agit essentiellement de prsence ou d'absence d'une connexion entre une ligne et une colonne. Cette connexion peut tre une mtallisation (court-circuit), une diode ou un transistor MOS. Pour lire le contenu cellule (i,j), on met la colonne j 0 et on lit la sortie D sur la ligne i. - Si prsence de connexion D = 0 - Si absence de connexion D = 1 V cc V cc
so rtie D
y3
y2
y1
Do
D1
Fig. 4.11 : Cellule d'une mmoire ROM
par Ben Boubaker M.
64
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on dsire mmoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i 1 et on lit la sortie D sur la colonne j. - Si MOS avec grille, il conduit Dj = 0 - Si MOS sans grille, il ne conduit pas D = 1
Vcc
1 dcodeur ligne 2 3 K1 dcodeur ligne
2 3 K1 D 0 1 2 3 0 1 2 3
K2
K3
K4
K2
K3
K4 D
dcodeur colonnes
dcodeur colonnes
A3
A2
A1
A0
A3
A2
A1
A0
Fig. 4.12 : ROM 16 bits (dcodeur ligne actif : (a) niveau haut, (b) niveau bas)
4.2.12
Cellule d'une mmoire PROM
La connexion est remplace par un micro fusible que l'utilisateur peut laisser intacte ou dtruire selon s'il veut mmoriser un 0 ou un 1. Le fusible peut tre dtruit par le passage d'un courant trs suprieur au courant normal de lecture. Dans le cas ou le fusible est constitu qu'une diode, celle ci peut tre dtruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des transistor bipolaires dont on dtruit la jonction B-E ou des MOS dont on dtruit l'oxyde.
Vcc slection D
Vcc
slection
Fig. 4.13 : Cellule d'une PROM
par Ben Boubaker M.
65
4.2.13 Cellule d'une mmoire EPROM et EEPROM

Le point de connexion est constitu d'un transistor Spcial (FAMOS : Floating avalanche injection MOS.) qui a une grille au silicium polycristallin compltement isole. L'oxyde est de 1000 environ entre le drain et la grille flottante, les lectrons peuvent alors voyager entre le drain et la grille isole travers la couche d'oxyde sous l'effet dun champ lectrique issu d'une tension (10 30 V) entre le drain est la grille de contrle. Une fois l'impulsion termine, les lectrons restent pigs grce l'isolement de la grille. Si la grille de contrle charge de la grille est suprieure la tension de seuil, on aura SiO2 rendu le MOS conducteur et mmoriser un "0". L'effacement de grille flottante la mmoire est obtenu par rayonnement ultra violet (2537 ) d'intensit importante provoquant un photo-courant entre le S D substrat et la grille et dchargeant celle-ci. Aprs effacement, tous les bits sont "1". source drain Les EEPROMs utilisent une technologie semblable l'EPROM p+ p+ avec la proprit d'tre effaable lectriquement. En fait, on peut rcrire dans la mmoire avec une impulsion lectrique sans tre oblig de l'effacer. Ceci est rendu possible car la zone Substrat n (tunnel) isolant la grille et le drain a une paisseur trs mince (50 Fig. 4.14 : transistor FAMOS 200 contre 1000 pour l'EEPROM) ce qui rend possible le dplacement des lectrons dans les deux sens grce au mcanisme de Fowler-Nordheim. Le dveloppement des EEPROMs a ouvert un champ d'utilisation trs important car on a enfin des mmoires lectroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas, bien plus rapides et surtout moins encombrantes que les mmoires magntiques. Les plus rapides sont appeles mmoires flash. Elles remplacent trs avantageusement les disquettes et les cartes magntiques, mais il faut attendre encore un peu pour arriver la capacit des disques durs.
4.3 ORGANISATION PAR MOT

Dans les mmoires que nous venons de voir, on peut adresser un bit la fois. Dans la pratique, on dsire adresser des mots de plusieurs bits, comme des octets par exemple. Pour faciliter le dessin, la figure Fig. 4.15 montre une mmoire de 16 mots de 4 bits chacun. Elle est obtenue par association de 4 matrices de 16 bits. Toutes les matrices reoivent la mme adresse ligne et colonne. Quand on crit un mot, chaque bit est stock dans une matrice. Les circuits de lecture criture ne sont pas reprsents.
Vcc Vcc Vcc Vcc
A3 A2
dcodeur lignes
A1 A0
dcodeur colonnes
D3
D2
Fig. 4.15 : mmoire de 16 demi-octets
D1
D0
par Ben Boubaker M.
66
Pour obtenir une mmoire organise en octets, il suffit de prendre 8 matrices.

D7 D6 D5 D4 D3 D2 D1 D0 A0 A1 A2 A3 A4 A5 A6 A7
Fig. 4.16 : mmoire 256 x 8
4.3.1
Capacit d'une mmoire
Pour viter toute confusion lors de la dtermination de la taille d'une mmoire, se rappeler que : Le nombre de bits du BUS DE DONNEES dtermine la TAILLE DES MOTS que l'on peut mmoriser dans la mmoire. Le nombre de bits du BUS D'ADRESSE dtermine CAPACITE, c'est dire le NOMBRE DE MOTS que la mmoire peut stocker.
D0 D1 D2 Dk An
R W
cap acit = 2 n m o ts d e k bits
B u s d e d o nnes
...
A2
A1
Ao
B u s d 'ad resse
Fig. 4.17 : prsentation externe d'une mmoire
4.3.2
Entre de slection de botier
Beaucoup de circuits lectroniques sont munis de cette entre. Quand elle est valide, elle permet au circuit de fonctionner correctement. Si elle n'est pas valide, le circuit est compltement dconnect. Ceci est trs utile quand il s'agit de connecter plusieurs circuits en parallle sur un mme bus. L'adressage doit tre fait de telle sorte qu'il n'y a jamais plus d'un circuit slectionn.
par Ben Boubaker M.
67
4.3.3
Augmentation de capacit mmoire par association de plusieurs botiers
Ralisons une mmoire de 4 Mo l'aide de 4 botiers mmoires de 1 Mo chacun. Une mmoire de 1 Mo possde 20 entres adresse (voir tableau ci-contre), A0...A19. Or, pour adresser 4 Mo il faut 22 entres adresse, A0...A21. Les 20 premiers bits d'adresse (A0...A19) servent d'adresser le mme octet au sein des 4 botiers. Les deux bits d'adresses restant (A20 et A21) permettent l'aide d'un dcodeur 1 parmi 4 de slectionner un botier.
D0 D7
Botier 3
CS
Botier 2
CS
Botier 1
CS
Botier 0
CS
20
20
20
20
A0 A19
2 Dcodeur (1/4)
A20 A21
Fig. 4.18 : association de botiers mmoire
Position 1
er me me me
Adresse (Hexa) 0000000FFFFF 1000001FFFFF 2000002FFFFF 3000003FFFFF
Adresse (Dec) 01048575 10485762097151 20971523145727 314572841194304
botier botier botier botier
2 3 4
tab. 4-2 : rpartition des adresses entre botiers
Nb bits adresse 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26
Capacit 1024 2048 4096 8192 16384 32768 65536 131072 262144 524288 1048576 2097152 4194304 8388608 16777216 33554432 67108864 1 ko 2 ko 4 ko 8 ko 16 ko 32 ko 64 ko 128 ko 256 ko 512 ko 1 Mo 2 Mo 4 Mo 8 Mo 16 Mo 32 Mo 64 Mo
tab. 4-3 : capacit en fonction du nombre de bits d'adresse
par Ben Boubaker M.
68
4.4 CYCLE DE LECTURE

Les cycles de lecture criture ne sont pas les mme pour toutes les mmoires. Le cycle de lecture Adresse reprsent sur la figure 3.13 est un cycle gnral qui reprsente les oprations effectuer pour raliser CS une opration de lecture. 1) L'UC envoie l'adresse (de la case mmoire que l'on RE dsire lire) 2) L'UC envoie le signal de slection de botier CS. HI HI Donnes 3) L'UC envoie le signal RE (Read Enable) pour Donnes en sortie informer la mmoire qu'on dsire raliser une Temps d'accs lecture. 4) Au bout d'un certain temps que l'on dfinit comme Fig. 4.19 : Cycle de lecture le temps d'accs, les donnes se prsentent sur le bus de donnes qui tait en mode haute impdance 5) Aprs lecture des donnes, L'UC ramne les signaux CS et RE leur position de repos. Un court instant aprs, les sorties repassent en haute impdance et le bus d'adresse est libr pour une ventuelle nouvelle utilisation.
Cycle de lecture
Le positionnement de l'adresse revient positionner plusieurs bits d'adresse. Pour ne pas alourdir le dessin, on a coutume de reprsenter deux signaux complmentaires avec un point d'intersection qui matrialise l'instant de changement des signaux. La zone hachure prcise que la valeur de l'adresse n'a aucune importance.
Remarque :
4.4.1
Cycle d'criture
Adresse
Cycle d'criture
Comme pour le cycle de lecture, l'UC : 1) 2) 3) 4) 5) Envoie l'adresse Envoie CS Place la donne sur le bus de donnes Envoie WE Ramne WE sa position de repos aprs une temporisation qui dpend du type de mmoire. 6) Dslectionne le botier en ramenant CS sa position de repos.
CS
WE Donnes
Donnes
Fig. 4.20 : Cycle d'criture
4.4.2
Les barrettes SIM et DIM
Les barrettes SIM et DIM sont des petites barrettes enfichables portant des RAMs dynamiques qu'on utilise au niveau de la mmoire centrale. Ces barrettes on eu beaucoup de succs car elles prennent trs peu de place sur la carte mre et sont trs facile placer. Voici un classement selon la chronologie de leurs apparition sur le march (jusqu' 1997): Barrette SIM 30 pins SIM 72 pins DIM 168 pins capacit par barrette 256k, 1Mo , 4 Mo 4Mo, 16 Mo 32 Mo, 64 Mo, 128 Mo temps de cycle 60ns - 70 ns 60 ns - 70 ns 10 ns - 70 ns
par Ben Boubaker M.
69
4.5 MEMOIRES MAGNETIQUES

Le principe des mmoires magntiques est analogue celui utilis sur les bandes des magntophones. Il exploite l'aimantation rmanente cre sur une couche mince de matriaux ferromagntique. Le plus souvent, c'est de l'oxyde de fer dpos sur un support souple (disquette) ou sur un support rigide (disque dur). La couche magntique est constitue de micro domaines magntiques qu'on appelle cellules, chacune peut tre magntise dans un sens ou dans le sens oppos, ce qui correspond la valeur 0 ou 1.
Bobine de lecture i
Entrefer
entrefer 1 0 1 0 1 1 0 0 1 1 0 lignes de champ
Support
Couche magntique
Fig. 4.21 : tte de lecture/criture magntique
Pour magntiser les cellules, on utilise une tte de lecture criture constitue par l'entrefer d'un aimant sur lequel est enroule une bobine lectrique. Ecriture : On fait passer un courant dans la bobine ce qui a pour effet de crer un champ magntique au voisinage de l'entrefer, les lignes de champ traversent la couche magntique transformant la cellule en dessous de l'entrefer en petit aimant qui subsistera mme aprs suppression du courant de la bobine et ceci grce la rmanence de l'oxyde de fer. Le sens du courant dans la bobine dfinit le sens d'orientation du champ dans l'entrefer et donc l'orientation de l'aimantation de la cellule et donc la valeur 0 ou 1 du bit enregistr. Lecture : Chaque cellule aimante dans un sens ou dans l'autre est un petit aimant. Quand elle dfile sous la tte de lecture, elle induit un courant lectrique dans la bobine. Suivant le sens du courant induit, on dtermine la valeur 0 ou 1 du bit lu.
4.5.1
Les disquettes
Pour les disquettes, on utilise un disque souple comme support pour la couche magntique. Lors du formatage, la surface du disque est partage en plusieurs pistes concentriques. Chaque piste est subdivise en plusieurs secteurs. Les format de disquettes utiliss de nos jours (1997) sont les 5" et 3" et c'est le 3" qui s'impose largement avec un capacit aprs formatage de 1.44 Mo. Le lecteur de disquettes de se compose de 4 lments : - Le moteur de rotation du disque - Deux tte de lecture criture combines, une pour chaque face. - Un moteur de translation des ttes. - L'lectronique de contrle.
Secteur
piste
Fig. 4.22 : pistes et secteurs d'une disquette
Le moteur de rotation ne fonctionne qu'au moment de l'accs la disquette. La vitesse de rotation est de 300 tr/mn pour les disquettes 3" .
par Ben Boubaker M.
70
Les ttes de lectures sont poses sur la surface de la disquette. Elle peuvent effectuer un dplacement radial et atteindre ainsi toutes les pistes de la disquettes.
Dimension (pouces) Capacit (octets) Nombre de pistes Secteurs/piste Nombre de ttes Vitesse de rotation Dbit (kbits/s)
5 40 9 2 300 250
5 80 15 2 360 500
3 720 k 80 9 2 300 250
3 1.44 M 80 18 2 300 500
360 k 1.2 M
En gnral on enregistre 512 Octets par secteur, la capacit d'une disquette est donc : Capacit = NP x NS x CS x NT NP : Nombre de piste NS : Nombre de secteur par piste CS : Capacit d'un secteur NT : Nombre de tte
4.5.2
Les disques durs
Un disque dur est constitu d'un ensemble de plateaux en aluminium recouverts d'une fine couche magntique. Comme pour les disquettes, la surface de chaque plateau est subdivise en plusieurs pistes concentriques. Chaque piste est subdivise en plusieurs secteurs d'une capacit de 512 octets en gnral. Les ttes de lecture criture (une par face) sont places sur un bras mobile leur permettant un dplacement radial pour atteindre toutes les pistes. Toutes les ttes se dplacent d'une faon solidaire, c'est pour a qu'on parle de cylindre la place de pistes quand il s'agit de disque dur. En effet quand une tte est place sur une piste, les autres ttes sont places sur des pistes de mme rang et on peut accder toutes les donnes enregistres sur un cylindre constitu de toutes les pistes superposes. Le disque (les plateaux) tourne une vitesse suprieure celle des disquettes (actuellement 7000 tours/min au lieu de 360 pour une disquette), il est maintenu cette vitesse tant que l'ordinateur est aliment. A la diffrence des disquettes, les ttes de lecture criture ne posent pas sur le support mais planent sur un coussin d'air une distance infime du plateau, dite hauteur de vol. Celle-ci est de lordre de 0,2 1 . (un centime d'un tte de lecture/criture cheveu humain). En effet, vu la vitesse de rotation leve, si les ttes touchent les face 7 plateaux, cela risque d'abmer la couche magntique. Le " flottage " de la tte est face 6 mouvements assur par un coussin dair cr par la face 5 du bras rotation du disque. Il faut donc sassurer que lors de larrt de celui-ci, la tte ne se face 4 trouve pas au-dessus dune zone de donnes, Bras porte ttes mais au-dessus dune zone spciale, dite zone face 3 datterrissage (landing zone). La surface du face 2 disque doit tre absolument propre sous peine de provoquer un atterrissage de la face 1 tte. Cest pour cela que les disques sont face 0 monts en salle blanche dans un botier
rotation
Fig. 4.23 : Disque dur 4 plateaux
par A. Oumnad
71
absolument tanche, l'infiltration de la moindre poussire pourrait provoquer un "headcrash" savoir un crasement d'une tte sur un plateau (une poussire = 20 , un cheveu = 70). Les disques durs sont caractriss par leur capacit et par leur temps d'accs. De nos jours, le temps d'accs varie entre 8 ms et 13 ms. La capacit des disques couramment livrs sur les machines grand public comme les PCs varie entre 1 Go et 20 Go. La capacit d'un disque dur se calcule de la mme faon qu'une disquette sauf qu'ici on parle de cylindre au lieu de piste, (NC = nombre de cylindres) Capacit = NC x NS x CS x NT Un disque qui a 10 plateaux (20 surfaces = 20 ttes) subdiviss en 2000 cylindres de 100 secteurs (de 512 octets) chacun a une capacit de 2000 x 100 x 0.5k x 20 = 2 Go.
4.6 LES INTERFACES DE GESTION DE DISQUES DURS

L'interface de gestion du disque dur permet au processeur d'changer des donnes avec le disque sans se proccuper de la faon don les donnes sont enregistres sur celui-ci.
4.6.1
Interface IDE (et ses variantes)
L'interface IDE (Integrated Device Equipement) est devenue le standard en vigueur (1997) dans la gestion des disques durs sur les PCs. Cette interface utilise un cble de 40 fils pour grer 2 disques, il faut toutefois veiller configurer un disque en matre et le deuxime en esclave pour ne pas avoir de conflit d'adresse. Les disques IDE sont munis de jumpers prvus cet effet. Le contrleur IDE utilise une technique astucieuse pour stocker plus d'information sur un disque. En se basant sur la constatation que les secteurs des pistes situes sur le bord des plateaux on une surface plus grande que les secteurs des pistes intrieures, alors qu'ils servent stocker la mme quantit d'information (512 octets), l'interface IDE dcoupent les pistes extrieures en un nombre plus grand de secteurs afin d'avoir une surface de secteur homogne sur tout le disque. Les paramtres (cylindre/secteur/ttes) dclar lors de la configuration du PC ne correspondent pas la ralit au niveau du disque. C'est le contrleur IDE qui fait la conversion entre les deux formats. Les cartes mre PC commercialises de nos jours ont une interface IDE intgre et offrent 4 connecteur pouvant piloter deux disques chacun. On peut donc brancher jusqu' 8 disques durs.
4.6.2
Interface SCSI
Le standard SCSI (Small Computer System Interface) est une interface intelligente qui n'est pas destine seulement la gestion des disques. On peut y connecter des priphriques SCSI de tout type comme des streamer, des scanners, des imprimantes... Un contrleur SCSI peut grer 8 priphriques (lui-mme inclus), ce qui fait qu'on peut brancher 7 priphriques par contrleur SCSI. Tous les priphriques sont branchs sur le mme cble de 50 fils. Des variantes de l'interface SCSI on fait leur apparition sur le march comme le fast SCSI, le wide SCSI et l'ultra SCSI et des versions combines comme le FW et UW capables de grer (15+1) priphriques par contrleur. Ceci sachant qu'on peut installer autant de contrleurs SCSI qu'on a de slots disponibles. Le bus SCSI peut fonctionner en synchrone et en asynchrone. Avec les disques SCSI, on n'est pas oblig de dclarer les paramtres (cylindre/secteur/tte) lors de la configuration de l'ordinateur, le contrleur lui-mme dtecte et reconnat le disque dur. Un aspect intressant est de pouvoir pour des raisons de scurit utiliser deux disques pour stocker la mme information et pratiquer ce qu'on appelle du miroring entre le deux. Toute criture se fait simultanment sur les deux disques. Lors de la lecture, le contrleur envoie une requte, et lit sur le disque qui rpond le premier. En cas de panne d'un disque, le deuxime continue fonctionner normalement.
par Ben Boubaker M.
72
Avec les nouvelle variantes du standard SCSI, on peut atteindre des taux de transfert de 80 Mb/s, condition toutefois d'utiliser des disques capables de pratiquer ces dbits (problme mcanique de balayage des pistes). Il est difficile de mesurer les performances de ce standard, on peut toutefois constater que sur les machines PC, on ralise un gain de performance de l'ordre de 2.5 quand on passe du Standard IDE au standard SCSI. Pour les caractristiques techniques, les chiffres varient d'une source l'autre. Le tableau suivant peut tre utilis titre indicatif, IDE Largeur Taille donne Synchronisation Dbit mot/mot Nb max de perif. 40 16 Asyn 10 Mo/s 2 SCSI 50 8 Sy/Asy 5 Mo/s, Syn 7 F-SCSI 50 16 Syn/Asyn 7 FW-SCSI 68 16/32 Syn/Asy 15 U-SCSI 68 16 Syn/Asy 40 Mo/s 15 UW-SCSI 68 16/32 Syn/Asy 80 Mo/s 15
10 Mo/s Syn 20 Mo/s Syn
Tableau 4.1 : Quelques caractristiques des interfaces IDE er SCSI
4.7 LES MEMOIRE OPTIQUES

Il s'agit de disques qu'on peut lire et crire l'aide d'un rayon laser.
4.7.1
Nomenclature
Le CD-ROM Le CD-ROM ( Compact Disk Read Only Memory) est un disque optique lecture seule. Les donnes y sont inscrites par moulage lors de sa fabrication. Le CD-R Le CD-R (Compact Disk Recordable) est un disque de type WORM (Write Once Read many). Le CD vierge est enregistr (une fois) par l'utilisateur l'aide d'un graveur et peut ensuite tre lu sur un lecteur de CD-ROM classique. Le CD-RW Le CD-RW (Compact Disk ReWritable) est un CD rinscriptible que l'on peut utiliser un peu comme une disquette.
4.7.2
Le CD-ROM
Les CD se prsentent sous la forme d'un disque de 12 cm et de 1,2 mm d'paisseur perc d'un trou de 15 mm de diamtre. Le disque est ralis dans une matire plastique transparente (polycarbonate) sur laquelle les donnes sont inscrites par moulage lors de la fabrication. L'laboration d'un CD-ROM commence par l'laboration d'un disque "mre" qui est perc de minuscules trous de l'ordre du micron provoqu par chauffement local l'aide d'un laser haute nergie. A partir de ce disque mre, on ralise une matrice dite pre stamper (moule) qui sert la fabrication par pressage de trs nombreux disques. Aprs le moulage, La face grave et recouverte d'une trs fine couche rflchissante en aluminium puis d'une couche un peu plus paisse d'un vernis protecteur sur lequel on imprime l'tiquette du CD.
par Ben Boubaker M.

couche protectrice inscription par srigraphie couche rflchissante en aluminium
73
moule
plastique transparent ramolli
plastique aprs moulage face de lecture
Fig. 4.24 : tapes de fabrication d'un CD-ROM
land
pit
0.4 0.83 1.6
Fig. 4.25 : coupe et vue de face d'un CD-ROM
Les informations sont stockes sous la forme de pits (cuvettes ou creux) et de lands (plats) la surface du disque. La profondeur des pits est de l'ordre de 0.12 m. Les pits et les lands sont ordonns le long de la seule et unique spirale constituant la piste du CD. Cette spirale qui commence au bord intrieur du CD et finit au bord extrieur a plus de 6 km de longueur.
4.7.3
Principe de lecture
Fig. 4.26 : vue de face
Pendant la lecture d'un CD-ROM, un dtecteur reoit et mesure l'nergie d'un rayon laser de faible puissance rflchi sur la couche d'aluminium. Les creux et les plats entranent une diffrence de rflexivit qui sont mises en valeur par le dtecteur pour la reconnaissance des 1 et des 0. La distance focale du rayon laser de lecture est ajuste pour que le rayon focalise exactement sur les plats. Lors de la lecture d'un land, la lumire mise par le laser est rflchie en totalit, elle est capte par un photo-dtecteur qui dlivre un signal lectrique important. Lors de la lecture d'un pit, on peut noter sur Fig. 4.29 que le rayon laser est rflchi en partie par la surface du disque et en partie par le fond du pit. En fait, la moiti de l'nergie lumineuse est rflchie par la surface du disque. La lumire rflchie par le fond du pit parcourt une distance suprieure la distance parcourue par la lumire rflchie par la surface. L'cart entre les deux trajets correspond exactement la moiti de la longueur d'onde du rayon Laser utilis. Dans ces conditions, un phnomne physique appel interfrence destructive se produit. Les deux rayons lumineux s'annulent car ils sont en opposition de phase. Aucune lumire n'est rflchie, la photodiode ne capte pas d'information lumineuse, et dlivre un signal nul ou quasiment nul. On notera aussi qu'au niveau du pit, le rayon est dfocalis et une partie de la lumire est disperse et ne sera de toute faon pas arrive sur le photodtecteur.
Fig. 4.27 : piste en spirale d'un CD
disque focalisation collimateur
photodtecteur
laser
Fig. 4.28 : otique
par Ben Boubaker M.
74
Fig. 4.29 : lecture d'un CD-ROM
4.7.4
Codage de l'information
Au lieux d'utiliser les creux et les plats pour coder les 1 et les 0, on prfre utiliser les transitions creux-plat pour coder le 1. On peut vrifier sur la figure ci-dessous que cette technique est de loin meilleure cause des diffrences de rflexion qui peuvent exister entre un disque est un autre ou une zone propre et une zone sale d'un mme disque.
Signal de sortie du dtecteur
zone propre
zone sale disque 2 t
disque 1
Fig. 4.30 : exemple de signaux lus sur un CD
Les "1" logiques sont cods par une transition Les "0" logiques sont cods par un manque de transition
0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 1 1 1 1 1 0 1 0 1
Fig. 4.31 : codage de l'information sur un CD
4.7.5
Vitesse de rotation
La vitesse de rotation du disque est telle que la vitesse de dplacement de la tte de lecture sur la piste soit constante (CLV) ce qui donne une vitesse de rotation variable qui diminue lorsque la tte se dirige vers l'extrieur du disque (210 539 tr/mn pour les 1er lecteurs). Pour augmenter le dbit de transfert (150 ko/s l'origine), on augmente la vitesse de rotation, on a ainsi fait les lecteurs 4X, 8X, 12X, 24X, 32X, 48X, 52X. Mais pour des vitesses angulaires variant de 5000 12000 tr/mn, des problmes critiques apparaissent et certains lecteurs rcents sont revenus une vitesse angulaire fixe (CAV) ou un systme mixte
par Ben Boubaker M.
75
4.7.6
Le CD-R
Un CD-R est constitu de 3 couches : une couche de plastique transparent constituant la face avant du disque une couche constitue d'un colorant organique sensible la lumire (cyanine ou phtalocyanine) Une fine couche mtallise trs rflchissante en or ou en argent une couche protectrice constituant la face arrire du disque Pendant la phase de gravage, le faisceau laser est focalis sur la couche organique, sa puissance est ajuste une valeur importante, la temprature de l'ordre de 250 C provoque des ractions chimiques dans le colorant, qui devient opaque. les zones ainsi "brules" vont jouer le rle des pits d'un CD-ROM et les zones non "brules" sont les quivalents des lands.
Fig. 4.32 : coupe d'un CD-R
A la lecture, la puissance du laser est ajuste une valeur plus faible : Les zones opaques empchent la lumire d'arriver sur la couche rflchissante, aucune lumire n'est rflchit. Le photodtecteur ne dlivre aucun signal lectrique Les zones transparentes, laisse passer la lumire qui se rflchit sur la couche mtallique et revient vers le photo-dtecteur qui dlivre un signal lectrique important. Le CD-R est compatible avec le CD-ROM, il peut tre lu sur un lecteur de CD-ROM normal
4.7.7
Le CD-RW
La technologie de CD-RW est quasiment la mme que celle du CD-R. Le colorant organique est remplac par un matriau qui est constitu d'un mlange de mtaux (argent indium, tellure, antimoine).
Fig. 4.33 : coupe d'un CD-RW
Lors de l'enregistrement, le laser chauffe l'alliage au-del de la temprature de fusion (Pwrite), soit plus de 600C. Puis, pendant un temps trs court, la puissance du laser est baisse de faon atteindre une temprature infrieure 200C (Pbias). Ainsi traite, la zone devient amorphe ou non cristalline qui a la caractristique d'tre opaque et se comportera comme un pit. Les zones restes cristallines correspondent aux lands.
par Ben Boubaker M.
76
Lors de la phase de rcriture ou d'effacement, la puissance du laser est ajuste une valeur plus faible, l'alliage est chauff un peu au del de 200C, La matire subit un " revenu ", qui homognise la disposition des cristaux et les oriente uniformment et les ramne une structure cristalline transparente.
4.7.8
Le DVD
Lorsque le CD-ROM est apparu, sa capacit de stockage paraissait trs largement suffisante pour les besoins de l'poque. Or le dveloppement du multimdia a conduit les fabricants dvelopper un support plus performant. Ainsi, en septembre 1995, plusieurs compagnies se sont regroupes pour proposer le standard DVD (Digital Video Disc ou Digital Versatile Disc) . Le DVD utilise la mme DVD-ROM CD-ROM technologie que le CD-ROM. Les Diamtre 12cm (et 8 cm) 12 cm amliorations hardware et 2 x 0.6 mm 1.2 mm software permettent de stocker Epaisseur 4.7 17 Go 650 Mo plus de donnes, de les lire plus Capacit 1.6 rapidement tout en tant Espace interpiste 0.74 compatible avec le standard CD- longueur cellule 0.4 0.83 ROM : un lecteur DVD peut lire vitesse linaire 4 m/s 1.2 m/s tous les formats de CD-ROMs. longueur d'onde 650 et 635 nm 780 nm Quatre variantes son disponible : Modulation EFM plus 8 16 EFM 8 14 Simple face simple couche compression vido MPEG-2 MPEG-1 simple face double couches compression audio Dolby AC-3 5.1 canaux MPEG-1 2 canaux double face simple couche tab. 4-4 : comparaison CD-ROM et DVD double faces double couches
Simple face simple couche : 4.7 Go

0.6 mm
double face simple couche : 9.4 Go

0.6 mm
0.6 mm 0.6 mm laser laser
Simple face double couche : 8.5 Go

0.6 mm
double face double couche : 17 Go

0.6 mm
0.6 mm 0.6 mm laser laser

Fig. 4.34 : les 4 variantes de DVD
Sur les versions double couches, la premire couche est semi-transparente et le rayon laser focalise soit sur la premire soit sur la deuxime. La compression MPEG-2 permet de stocker plus de 2h de vido (133 mn) sur un DVD simple face simple couche ce qui est suffisant pour la plupart des films du march. Plusieurs pistes audio sont disponibles ce qui permet par exemple de proposer des films avec plusieurs langues.

Electroniquenumerique

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Electroniquenumerique

Uploaded by

Copyright:

Available Formats

Cours D'Electronique Numrique

Par Ben Boubaker Mohamed

par Ben Boubaker M.

par Ben Boubaker M.

par Ben Boubaker M.

par Ben Boubaker M.

1 LES FAMILLES DES CIRCUITS LOGIQUES

1.2 NOTATIONS (ABREVIATIONS AMERICAINS)

par Ben Boubaker M.

Fig. 1.1 : Illustration de la nomenclature

1.3 MODEL FONCTIONNEL SIMPLIFIE D'UNE PORTE LOGIQUE

Vi1 Vi2 Logique Vin

Fig. 1.2 : model fonctionnel d'une porte logique

1.4 NOMENCLATURE COMMERCIALE DES CIRCUITS

par Ben Boubaker M.

par Ben Boubaker M.

4 - Level Shifter 25 - 25- Line Driver

1.5 FAMILLE TTL (TRANSISTOR TRANSISTOR LOGIQUE)

Variantes de la famille TTL

par Ben Boubaker M.

Alimentation et temprature de fonctionnement :

Famille civile : 74 Famille militaire : 54

Srie TTL standard

Fig. 1.3 : Porte Nand SN7400

par Ben Boubaker M.

par Ben Boubaker M.

Fig. 1.4 : fonctionnement et caractristique de transfert d'une porte 7400

Niveaux logiques de la famille TTL Standard

VILmax = 0.8V VIHmin = 2.0V

VOHmin = 2.4V VOLmax = 0.4V

Fig. 1.5 : marge de bruit d'un signal TTL

par Ben Boubaker M.

Courant d'entre Ii de la porte standard

VCC VB1 5 ( 0. 2 + 0. 6) mA = 1. 05mA = R1 4k

Courant de sortie Io de la porte standard

par Ben Boubaker M.

Courant de sortie l'tat haut IOH

Sortance (Fan out)

Courant de court circuit

1.5.10 Courant d'alimentation et puissance consomme

par Ben Boubaker M.

1.5.11 Temps de propagation

1 1 = = 50MHz + TPHL 20ns

Fig. 1.9 : Temps de propagation

1.5.12 Portes sortie collecteur ouvert (OC : Open Collector)

Fig. 1.10 : Porte Nand sortie collecteur ouvert

Fig. 1.11 : pullup resistor

Fig. 1.12 : ET cabl

1.5.13 Porte sortie 3 tats (tri-state)

Fig. 1.13 : Portes 3 tats

par Ben Boubaker M.

Fig. 1.14 : Porte Nand Avec sortie 3 tats

1.5.14 Porte entre Trigger de Schmitt

Fig. 1.15 : courbe de transfert d'un trigger de schmitt TTL

1.5.14.1 Retardateur d'impulsion

Calculer la dure introduite par le retardateur

Fig. 1.16 : retardateur d'impulsion

par Ben Boubaker M.

1.5.15 Variante TTL Schottky ou TTL-S

1.5.16 Variante TTL Low Pwer Schottky ou TTL-LS

Fig. 1.18 : Porte Nand 74LS00

par Ben Boubaker M.

1.5.17 Variantes TTL avance AS et ALS