Sumadora Digital

GUIAS NICAS DE LABORATORIO
SUMADORA DIGITAL AUTOR: ALBERTO CUERVO
SANTIAGO DE CALI UNIVERSIDAD SANTIAGO DE CALI DEPARTAMENTO DE LABORATORIOS
DEPARTAMENTO DE LABORATORIIOS DEPARTAMENTO DE LABORATOR OS GUIIAS DE LABORATORIIO DE SUMADORA DIIGIITAL GU AS DE LABORATOR O DE SUMADORA D G TAL
SUMADORA DIGITAL Introduccin El artculo presente describe una pequea sumadora para una caja registradora que puede ser implementada por estudiantes durante el semestre en que cursan un primer nivel de circuitos digitales. El sistema digital descrito es apropiado como proyecto prctico de esta asignatura para reforzar los conocimientos adquiridos en la operacin de los distintos circuitos integrados digitales disponibles en el mercado. En el mismo se emplean registros de desplazamiento, codificadores, decodificadores BCD/7segmentos, sumadores y compuertas lgicas de distintos tipos. Planteamiento del problema. Se debe disear una sumadora cuyo panel frontal tenga los elementos que se muestran en la figura 1.
Teclado decimal 7 4 1 8 5 2 0 9 6
Sumar Total Bdisp Btot
Display
3
LED error luz
Figura1. Panel frontal de la sumadora digital.

Las funciones de cada uno de estos elementos sern las siguientes. Teclado : coloca una cantidad de 4 dgitos decimales en el display. Estos dgitos deben ir apareciendo en el display a medida que se vayan tecleando, comenzando por la posicin de las unidades. Por ejemplo si se teclea el nmero 87, al teclear el 8 ste aparece en la posicin de las unidades. Posteriormente al teclear el 7, ste aparece en la posicin de las unidades y el 8 pasa a la posicin de las decenas, etc. Display : visualiza una cantidad colocada con el teclado numrico o un total acumulado. Los 0s a la izquierda no deben aparecer. Por ejemplo, si la cantidad tecleada es 674, entonces el display que visualiza los millares debe permanecer apagado. Cuando se borre el display slo debe aparecer 0 en la posicin de las unidades.
Tecla de Sumar : suma el nmero que aparece en el display con el total que hay acumulado para producir un nuevo total. Tecla de Total : Mueve el total que hay acumulado al display para ser visualizado Tecla Bdisp : Borra el display Tecla Btot : Borra el total acumulado. Error: LED que al iluminarse indica que se ha efectuado una suma que sobrepasa la capacidad de 4 dgitos del sistema. Diagrama funcional. El diagrama funcional para dar solucin al planteamiento del problema se muestra en la figura 2. En esta figura se utiliza un registro de entrada de 4 dgitos decimales que alimenta el display. En este registro se almacena en forma paralela el dato proveniente del registro del total, o en forma serial el dgito tecleado desplazando los dgitos decimales una posicin hacia la izquierda. El sumador se encarga de sumar los nmeros de 4 digitos decimales del registro de entrada y del registro del total para producir un nuevo total almacenado. Por tanto, la salida de este sumador va a la entrada del registro total para ser almacenada en forma paralela. La salida del registro total tambin va a la entrada paralela del registro de entrada para mover el total acumulado a este ltimo y visualizarlo en el display.
16 bits Registro de entrada de 4 dgitos decimales
dgito tecleado en BCD 4 bits
reloj
Teclado
DAV
16 bits
16 bits
Display 4 dgitos
Csal
Sumador decimal de 4 dgitos
Sumar
Error
Csal: acarreo final del sumador 16 bits 16 bits
Total
Bdisp Registro del total de 4 dgitos decimales
reloj
16 bits
Btot
Teclas
Figura 2. Diagrama funcional

De acuerdo con lo anterior, las distintas teclas del sistema deben provocar las siguientes acciones. Tecla Sumar : produce un pulso de reloj al registro del total estando colocado el mismo en el modo de carga en paralelo. Con esto se almacena en este registro la salida del sumador, esto es, la cantidad que se visualiza en el display ms el total que estaba acumulado. Tecla de Total: coloca al registro de entrada en el modo de carga en paralelo y aplica un pulso al reloj de este registro. Con esto se almacena en el registro de entrada el contenido del registro del total y se visualiza esta cantidad en el display. Teclas numricas del teclado: genera el cdigo BCD del dgito presionado, el cual se aplica a la entrada para desplazamiento a la izquierda del registro de entrada. Coloca a este registro en el modo para desplazamiento a la izquierda y le aplica un pulso de reloj. Tambin genera el pulso DAV : Dato vlido cuando se presione cualquier tecla. Tecla Bdisp: borra o limpia el registro de entrada que alimenta al display. Tecla Btot : borra al registro del total.
Teclado. El teclado debe generar en su salida el codigo BCD del dgito decimal cuya tecla haya sido presionada e igualmente generar el pulso DAV indicando que se ha presionado una tecla cualquiera del teclado. Todo switch o tecla mecnica est sujeta a generar lo que se conoce como ruido de rebote como se muestra en la figura 3.
+5v. R
presin 1 2
salida
salida
t1
ruido de rebote
tiempo
(b)
salida
tiempo
(a)
en t1 se presiona el switch
(c)
Figura 3. (a) circuito, (b) seal ideal y (c) seal real

Cuando el switch se encuentra abierto, la salida del inversor se encontrar en 0 lgico ya que su entrada se encuentra conectada a +5v. (1 lgico) a travs de la resistencia R como se muestra en la figura 3. Suponga que en el instante t1 se presiona el switch para cerrarlo. Al hacer contacto la lmina mvil con el pin 2 se coloca tierra (0 voltios) a la entrada del inversor colocndose la salida del mismo en 1 lgico como se muestra en la figura 3b. Sin embargo, al golpear la lmina mvil el punto 2, sta rebota encontrndose el switch cerrado y abierto repetidamente hasta que definitivamente se quede cerrado generndose por tanto la seal que se muestra en 3c. La frecuencia con que rebota el switch es relativamente alta y el tiempo que demora el ruido de rebote en la mayora de los switches encontrados vara entre 10 y 20 milisegundos. Este ruido puede causar muchos inconvenientes. As por ejemplo, si se presiona la tecla #5 del teclado y el pulso DAV tiene ruido de rebote, se aplicaran muchos pulsos al reloj del registro de entrada y el display se llenara completamente de 5s. Una forma de eliminar este problema es colocando un capacitor a travs del switch como se muestra en la figura 4.
+5v. 100 Inversor CMOS KOhmios entrada tipo R Schmitt-Trigger IIL + C salida CD40106B
voltaje en la switch entrada del inversor abierto Vp Vn salidat1 sin capacitor con capacitor
tecla n
0.47 microfaradios
Figura 4. Circuito para eliminar el ruido de rebote.

En esta figura se utiliza un capacitor para impedir que el voltaje de entrada del inversor alcance el valor Vp, el cual es el nivel del voltaje de entrada en el inversor para el cual la salida experimenta una transicin de 1 a 0 lgico. Este inversor debe ser CMOS, no TTL. Si fuese TTL, la corriente IIL del inversor contribuira a cargar el capacitor ms rpidamente cuando la tecla se abre. En un circuito CMOS, IIL 0. Como la duracin del rebote en la mayora de los switches encontrados en la prctica vara entre 10 y 20 milisegundos, se utiliz una constante de tiempo RC = 100x0.47 = 47 milisegundos, lo suficientemente grande para lograr el objetivo propuesto. De acuerdo con lo anterior, el circuito del teclado quedar como se muestra en la figura 5, en la cual se ha utilizado un codificador para obtener a la salida de ste el cdigo BCD de la tecla que se presione.
+ 5v. Teclado
CD40106B
codificador al registro de entrada D0 I0 I1 I2 I9 D1 D2 D3
... ... ...

C
tecla 1 tecla 0 tecla 2 tecla 9
DAV
C: 0.47 microfaradios R: 100 KOhmios
Figura 5 Circuito del teclado
Cuando se presiona una tecla, se activa con un 1 la entrada correspondiente del codificador y ste genera en su salida el cdigo BCD de su entrada activada. Esta salida D3D2D1D0 ir a la entrada serial del registro de entrada. Con cualquier tecla que se presione la seal DAV se hace 1. Cuando se suelte la tecla, DAV regresa a 0 obtenindose un pulso en esta salida. Codificador del teclado El circuito del codificador del teclado mostrado en la figura 6 puede ser fcilmente obtenido a partir de la tabla n 1. De acuerdo con esta tabla las funciones de salida del codificador sern las siguientes: D3 = I8 + I9 D2 = I4 + I5 + I6 + I7 D1= I2 + I3 + I6 + I7 D0 = I1 + I3 + I5 + I7 + I9 De acuerdo con la definicin de DAV, esta seal es igual a: DAV = I0 + I1 + I2 + I3 + I4 + I5 + I6 + I7 + I8 + I9 Nmero de la tecla Entradas al codificador Salidas del presionada codificador I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 D D D1 3 2 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 2 0 0 1 0 0 0 0 0 0 0 0 0 1 3 0 0 0 1 0 0 0 0 0 0 0 0 1 4 0 0 0 0 1 0 0 0 0 0 0 1 0
D 0 0 1 0 1 0
5 6 7 8 9
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
1 0 0 0 0
0 1 0 0 0
0 0 1 0 0
0 0 0 1 0
0 0 0 0 1
0 0 0 1 1
1 1 1 0 0
0 1 1 0 0
1 0 1 0 1
Tabla 1. Tabla del codificador codificador

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
OR de 2 entradas: CD4071B OR de 4 entradas: CD4072B OR de 8 entradas: CD4078B
DAV
D3
D2
D1
D0
Figura 6. Circuito del codificador del teclado

Registro de entrada El registro de entrada debe almacenar 4 dgitos decimales para un total de 16 bits. Igualmente debe tener la posibilidad de cargar un dato presente en su entrada paralelo y desplazar el dato una posicin a la izquierda. Teniendo esto presente se seleccion el registro de desplazamiento bidireccional con capacidad de carga en paralelo de 4 bits 74LS194A. Harn falta 4 de estos circuitos integrados para formar el registro de entrada. Las caractersticas del CI 74LS194A se muestran en la figura 7.
3 10
9 2 1
11
A B C D S1 S0 7 SR SER SL SER CLR 74LS194A reloj QA QB QC QD 15 14 13 12
S1S0 00 01 10 11 no opera desplaza a la derecha desplaza a la izquierda carga en paralelo los datos de entrada
Descripcin: A,B,C,D : entradas de datos en paralelo. QA,QB,QC,QD : salidas de datos en paralelo CLR : entrada asincrnica de borrado, se activa con 0. SR SER : entrada serial para desplazamiento a la derecha SL SER : entrada serial para desplazamiento a la izquierda S1S0 : Modo de operacin
Las op eracion es a nte riores se efectan en sincronismo con el fl a n c o p o si t i vo d e l o s p u l s o s aplicados a la entrada de reloj
Figura 7. Registro de desplazamiento bidireccional de 4 bits

En la figura 8 se muestra como se establece el modo de operacin en el registro de entrada, as como se excita su entrada de reloj y su entrada de borrado. El registro de entrada se debe borrar cuando se presione la tecla Bdisp (Bdisp=1) , por lo que Bdisp alimenta las entradas de CLR de los 4 CI 74LS194A. Se debe cargar el dato presente en sus entradas en paralelo o en sus entradas seriales si se presiona la tecla del total o una tecla del teclado numrico, por lo que se utiliza una compuerta OR como se muestra alimentada por Total y DAV. Los 4 inversores tienen como misin demorar el pulso aplicado al reloj del registro para que ocurra cuando ya se hayan establecido las entradas S1S0 y las entradas al mismo.
Total DAV
1/4 74ACT32 CD40106B
S0 S1 74LS194A CLR
S0 S1 74LS194A CLR
S0 S1 74LS194A CLR
S0 S1 74LS194A CLR
Bdisp
Figura 8. Registro de entrada mostrando la excitacin del reloj, el modo de operacin y CLR
Observe que si se presiona una tecla del teclado numrico, DAV =1 (Total=0) y el registro queda en el modo de desplazamiento a la izquierda con S1S0 = 10. Por otro lado si se
presiona la tecla Total, Total =1 (DAV = 0) y el registro queda en el modo de carga en paralelo con S1S0 = 11.
dato de entrada en paralelo
dgito decimal de mayor orden
T3T2T1T0
del registro del total
dgito decimal de menor orden

T3T2 T1 T0
T3T2T1T0
T3T2T1 T0
Bdisp
del teclado
D3 D2 D1 D0
S0 S1
S0 S1
SL SER CLR QA QB QC QD
S0 S1
S0 S1
CD40106B (CMOS) SR SER no se utiliza
1/4 74ACT32 (CMOS)

S2 S0 S3 S1 S2 S0 S3 S1 S2 S0 S3 S1 S2 S0 S3 S1
Total DAV 4 CI 74LS194A
dato de salida en paralelo al sumador decimal y al display
Figura 9 Circuito del registro de entrada.
De acuerdo con todo lo anteriormente expuesto, el circuito del registro de entrada quedar como se muestra en la figura 9, en la que se debe observar que cada circuito integrado 74LS194A est encargado de almacenar los bits ensimos de los cuatro dgitos decimales. Esto es, el circuito integrado (CI) de menor orden del extremo derecho almacena el bit0 de cada dgito decimal, el siguiente CI el bit1, etc. Registro del total Igualmente el registro del total estar compuesto por 4 CI 74LS194A para almacenar los cuatro dgitos decimales del total acumulado.
del sumador decimal
F3 F2 F1 F0 +5v. 4.7 Kohmios
F3 F2 F1 F0
F3 F2 F1 F0
F3 F2 F1 F0
S1 A B C D S0
SR SER SL SER
S1 A B C D S0
SR SER
SL SER
S1 A B C D S0
SR SER SL SER
S1 A B C D S0
SR SER SL SER
de la tecla Sumar
CLR 74LS194A QA QB QC QD
CLR 74LS194A QA QBQC QD
CLR 74LS194A QA QB QC QD
CLR 74LS194A QAQB QC QD
Btot de la tecla
T3 T2 T1 T0
T3 T2 T1 T0
T3 T2 T1 T0
T3 T2 T1 T0
dato de salida en paralelo del registro del total al registro de entrada y al sumador digital
Figura 10. Circuito del registro del total

El reloj de este registro estar alimentado por la seal Sumar (de la tecla del mismo nombre), para que cuando se presione esta tecla se almacene en este registro el dato paralelo que hay en su entrada, es decir, la salida del sumador decimal. Por tanto el modo de operacin S1S0 se colocar en 11 fijo La seal Btot alimentar la entrada de borrado de este registro para que se limpie cuando se presione la tecla Btot. El circuito completo de este registro se muestra en la figura 10. Sumador decimal. Este circuito es el encargado de sumar los nmeros de 4 dgitos decimales provenientes del registro de entrada y del total. Cuando se suman dos dgitos decimales representados en el cdigo BCD en un sumador binario la respuesta que se obtiene puede no estar en el cdigo BCD, por lo que habra que efectuar una correccin.
Ejemplos: 1.8 +5 13 2.9 +8 17
1000 + 0101 1101 : resultado incorrecto, se suma 6 1001 +1000 1 0001 : resultado incorrecto, se suma 6
correccin 1101 + 0110 1 0011 : 3 0001 + 0110 0111 : 7
De los ejemplos anteriores se puede observar que la correccin consiste en sumar el nmero 6 (0110) al resultado incorrecto si se dan las siguientes condiciones: a.- si hubo un acarreo al efectuar la suma como en el ejemplo 2 b.- o si no hubo acarreo y el resultado fue mayor que 9 (1001) como en el ejemplo 1. En ambos casos se produce un acarreo = 1 que hay que sumarlo con los dos dgitos decimales de mayor orden siguientes. Estas consideraciones debern ser tenidas en cuenta en el momento de disear un sumador que sume nmeros decimales de 1 dgito. El diagrama del sumador de 4 dgitos decimales ser como se muestra en la figura 11, el cual est compuesto por 4 sumadores decimales de 1 dgito. En la figura 11, Cin y Cout son las entradas y salidas de acarreo de cada sumador decimal de 1 dgito y Csal es el acarreo final que se produce en la 4 posicin.
entradas del sumador decimal de las salidas del registro de entrada y del registro del total
S2 S0 T2 T0 S3 S1 T3 T1 S2 S0 T2 T0 S1 T 3 T1
dgitos de mayor orden S2 S0 T2 T0 S3 S1 T3 T1
S3
dgitos de menor orden S2 S0 T 2 T0 S3 S1 T3 T1
Csal
Sumador Cout decimal Cin de 1 dgito
F3 F2 F1 F0
F3 F2 F1 F0
F3 F2 F1 F0
F3 F2 F1 F0
dgito de mayor orden
salidas del sumador decimal a las entradas del registro del total
dgito de menor orden
Figura 11. Sumador decimal de 4 dgitos
Para implementar el sumador decimal de 1 dgito harn falta dos sumadores binarios de 4 bits, el primero sumar los dos dgitos decimales y el segundo sumar el nmero 6 (0110) al resultado del primer sumador binario en aquellas situaciones que haya que efectuar una correccin. Si se denomina por x la seal que indique si un nmero cualquiera N : N3N2N1N0 es mayor que 9, se obtiene que x = N3N2 + N3N1 como se muestra en el mapa de Karnaugh de la figura 12. En esta figura se ha obtenido la seal x con 3 compuertas NANDs 74LS00.
N3N2 N1N0 00 01 11 10 00 01 11 10 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 N3 N2 N1 1/4 74LS00 x=1 : N mayor que 9 1/4 74LS00 circuito 1/4 74LS00 x
x = N3N2+ N3N1
Figura 12. Obtencin de la indicacin de que un nmero es mayor que 9

Se utilizarn 2 CI 74LS283 que son sumadores binarios de 4 bits para implementar el sumador decimal de 1 dgito. El circuito de este ltimo se muestra en la figura 13, en la cual se puede observar que en el segundo sumador se le suma el nmero 6 (0110) a la salida del primer sumador binario si hay un acarreo a la salida del primer sumador o si x=1 (resultado a la salida del primer sumador, donde se suman los dos dgitos decimales, es mayor que 9).
entradas
de las salidas de los registros de entrada y del total S2 S0 T2 T0 S3 S1 T3 T1
1115 2 6
1214 3 5 3 2 1 0
74LS283
9
3 2 1 0
CO
3 2 10 13 1 1 0
CI
4
Cin
Cout
1/4 74LS32
1/4 74LS00
x 1/4 74LS00 1/4 74LS00

3 2 1 0 3 2 1 0
CO
3 2 1 0
CI
74LS283
a las entradas del registro del total
F3 F2 F1 F0 salidas
Figura 13. Circuito del sumador decimal de 1 dgito

Como el sumador decimal de 4 dgitos est compuesto de 4 circuitos como el de la figura 13, se necesitarn 8 CI 74LS283, 3 CI 74LS00 y 1 CI 74LS32. Display Para implementar el display de 4 dgitos, se utilizarn 4 CI 74LS47 como se muestra en la figura 14. Estos CI son decodificadores BCD/7 segmentos de colector abierto.
+5v.
dgito de mayor orden
de las salidas del registro de entrada
dgito de menor orden

S3 S2 S1 S0
S3 S2 S1 S0 4.7K
S3 S2 S1 S0
S3 S2 S1 S0
D
3 5
LT 74LS47 RBI BI/RBO a b c d e f g 4

13121110 9 1514
LT 74LS47 RBI BI/RBO g

a b c d e f

a b c d e f

a b c d e f
220 ohmios
6 1 1310 8 7 2 11
dp a b c d e f g
dp a b c d e f g
dp a b c d e f g a f e g d NTE3050 comn b c
dp a b c d e f g
NTE3050 nodo comn comn +5v.

14
NTE3050 comn
NTE3050 comn
74LS47 : decodificador BCD/ 7 segmentos
Figura 14. Circuito del display

En el circuito 74LS47, si RBI=0 y sus entradas DCBA=0000, las salidas abcg se colocan en 11111111 apagndose el indicador numrico NTE3050 y generando un 0 en su salida RBO. Por tanto, en el dgito de mayor orden la entrada RBI tiene colocado un 0 fijo para que el indicador numrico permanezca apagado si sus entradas DCBA=0000. El indicador numrico siguiente debe apagarse si sus entradas son 0000 y el dgito de la izquierda de un orden mayor = 0. Por tanto, la salida RBO del decodificador del dgito de mayor orden se lleva a la entrada RBIdel decodificador del dgito siguiente y as sucesivamente, con excepcin del decodificador del dgito de menor orden que debe iluminarse siempre. Similarmente, todas las entradas LT (lamp test) son colocadas en 1 fijo para que se encuentren inactivas.
LED indicador de error Este LED debe iluminarse cuando se presione la tecla Sumar y el dgito que aparece en el display al sumarse con el total acumulado sobrepasa la capacidad de 4 dgitos del sistema digital. Cuando esto ocurre, la salida Csal del sumador digital se encuentra en 1 lgico. Por tanto, se utilizar Csal para colocar a un flipo-flop en 1 cuando ocurra el pulso de sumar como se muestra en la figura 15. Cuando este flip-flop se encuentre en 1, se iluminar el LED ya que est colocado a la entrada Q. El LED se apagar cuando se apriete la tecla de borrar el total, el cual es un resultado incorrecto.
Del sumador digital
Csal
4 2 3
+5v. PRE 220 ohmios LED Error
1/2 74LS74A
Sumar Q CLR
Btot
74LS74A: 2 flip-flops tipo D
pin 7: tierra pin 14: Vcc
Figura 15. Circuito del LED de error.

Teclas de Sumar, Total, Borrar total (Btot) y borrar display (Bdip). Los circuitos de estas teclas son idnticos a los de las teclas del teclado decimal numrico, con la correspondiente red RC para eliminar el ruido de rebote. Figura 16. Observe que la R y la C en las teclas de borrar el total y el display se han intercambiado para obtener el complemento de estas seales, es decir Btot y Bdip. Instante inicial. Es conveniente que cuando se cierre el switch on/off que suministra los 5 voltios al sistema digital, los registros de entrada y del total comiencen con el nmero 0000dec almacenado en los mismos. Algo similar se puede plantear para el flip-flop que maneja el LED de error, ste debe comenzar en el estado 0 para que el LED est apagado inicialmente.
+5v.
74ACT14 100 K 100 K Sumar Total Btot 100 K 100 K Bdisp
Sumar
Total
Btot
Bdisp
Todos los capacitores son de 0.47 microfaradios/ 6.3 v.
Figura 16. Circuitos individuales de las teclas

Por tanto, se puede utilizar una red RC como se muestra en la figura 17 que alimente las entradas de borrado de estos registros y del flip-flop.
Switch +5v. ON/OFF A la alimentacin de +5v del sistema digital Flip-flop del LED de error 22 Kohmios Registro de entrada CLR Bdisp 1/4 74LS08 Registro total CLR
CLR
+
10 microfafadios Btot
1/4 74LS08
Figura 17. Colocacin de un estado inicial

Consideraciones finales. La sumadora digital descrita consta solamente de 4 dgitos decimales con el objetivo de minimizar el nmero de circuitos integrados requeridos, pero el diseo presentado puede ser fcilmente extendido a 8 12 dgitos decimales.
Se deja al lector creativo extender el diseo que se presenta en este artculo a una caja registradora que pueda colocar el cambio, esto es, que se pueda colocar en el display la cantidad que suministra el cliente y de acuerdo con el total almacenado coloque el cambio que se le debe dar al mismo. Para esto, el circuito aritmtico adems de sumar debe ser capaz de efectuar la resta. Bilbliografa 1. Texas Instrumets, www.ti.com 2. M. Morris Mano, Logic and Computer Design Fundamentals, Prentice-Hall, 1997. 3. J.F. Wakerly, Digital Design Principles and Practices, 2 ed., Englewood Cliffs, NJ: Prentice-Hall, 1984. 4. Alberto Cuervo, Sistema Digital con Memoria EPROM, Revista INGENIUM de Ingenieras n 5, Universidad Santiago de Cali, octubre 2005.

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GUIAS NICAS DE LABORATORIO

SUMADORA DIGITAL AUTOR: ALBERTO CUERVO

SANTIAGO DE CALI UNIVERSIDAD SANTIAGO DE CALI DEPARTAMENTO DE LABORATORIOS

Figura1. Panel frontal de la sumadora digital.

16 bits Registro de entrada de 4 dgitos decimales

dgito tecleado en BCD 4 bits

Sumador decimal de 4 dgitos

Bdisp Registro del total de 4 dgitos decimales

Figura 2. Diagrama funcional

Figura 3. (a) circuito, (b) seal ideal y (c) seal real

Figura 4. Circuito para eliminar el ruido de rebote.

codificador al registro de entrada D0 I0 I1 I2 I9 D1 D2 D3

... ... ...

C: 0.47 microfaradios R: 100 KOhmios

Figura 5 Circuito del teclado

Tabla 1. Tabla del codificador codificador

OR de 2 entradas: CD4071B OR de 4 entradas: CD4072B OR de 8 entradas: CD4078B

Figura 6. Circuito del codificador del teclado

A B C D S1 S0 7 SR SER SL SER CLR 74LS194A reloj QA QB QC QD 15 14 13 12

Figura 7. Registro de desplazamiento bidireccional de 4 bits

del registro del total

dgito decimal de menor orden

CD40106B (CMOS) SR SER no se utiliza

1/4 74ACT32 (CMOS)

Total DAV 4 CI 74LS194A

dgito decimal de mayor orden

dgito decimal de menor orden

dato de salida en paralelo al sumador decimal y al display

Figura 9 Circuito del registro de entrada.

del sumador decimal

dgito decimal de menor orden

F3 F2 F1 F0 +5v. 4.7 Kohmios

CLR 74LS194A QA QBQC QD

CLR 74LS194A QAQB QC QD

Figura 10. Circuito del registro del total

Ejemplos: 1.8 +5 13 2.9 +8 17

correccin 1101 + 0110 1 0011 : 3 0001 + 0110 0111 : 7

dgitos de mayor orden S2 S0 T2 T0 S3 S1 T3 T1

dgitos de menor orden S2 S0 T 2 T0 S3 S1 T3 T1

Sumador Cout decimal Cin de 1 dgito

Sumador Cout decimal Cin de 1 dgito

Sumador Cout decimal Cin de 1 dgito

Sumador Cout decimal Cin de 1 dgito

dgito de mayor orden

dgito de menor orden

Figura 11. Sumador decimal de 4 dgitos

Figura 12. Obtencin de la indicacin de que un nmero es mayor que 9

x 1/4 74LS00 1/4 74LS00

a las entradas del registro del total

Figura 13. Circuito del sumador decimal de 1 dgito

dgito de mayor orden

de las salidas del registro de entrada

dgito de menor orden

LT 74LS47 RBI BI/RBO a b c d e f g 4

LT 74LS47 RBI BI/RBO g

LT 74LS47 RBI BI/RBO g

LT 74LS47 RBI BI/RBO g

NTE3050 nodo comn comn +5v.

74LS47 : decodificador BCD/ 7 segmentos

Figura 14. Circuito del display

+5v. PRE 220 ohmios LED Error

74LS74A: 2 flip-flops tipo D

pin 7: tierra pin 14: Vcc

Figura 15. Circuito del LED de error.