RESUELTO EXAMEN Apellidos ________________________________ Nombre _________________________ DNI __________________

Examen de Estructura de computadores. rea de Arquitectura y Tecnologa de Computadores

Final Junio. O: 19-6-2008

Cunto dura la ejecucin de una instruccin en la CPU segmentada? Responder en nanosegundos

CONTENIDO REGISTROS EAX = 00000034h EBX = 00000032h ECX = 00000BC0h ESP = 000000F3h EIP = 00000A46h

DIRECCIN BASE ALMACENADA EN: REGISTRO SOMBRA DE CS = 0026D000h REGISTRO SOMBRA DE DS = 6098A000h REGISTRO SOMBRA DE FS = 56FBA900 h REGISTRO SOMBRA DE SS = B987C000h REGISTRO SOMBRA DE ES = CFD45000h

6,25 nanosegundos
Cuntas instrucciones por segundo puede ejecutar la CPU segmentada?

1600 millones de instrucciones/segundo La tabla 1 muestra el contenido de los registros de una CPU basada en la arquitectura IA-32 previo a la ejecucin de la instruccin.
ADD EAX, FS:[EAX]

Tabla 1 Instrucciones generales para la realizacin Cuntas instrucciones puede ejecutar por cada ciclo de reloj? Ejemplo: 1,2 instrucciones/ciclo. de este examen La respuesta debe escribirse en el hueco 0,2 instrucciones/ciclo existente a continuacin de cada pregunta con letra clara. Cuntas instrucciones por segundo puede ejecutar? Hay preguntas de valor 0,25 puntos y preguntas de valor 0,5 puntos. Las preguntas 500 millones de instrucciones/segundo de valor 0,25 se distinguen por un cuadro de respuesta de simple lnea y se puntan como Para mejorar el rendimiento de la CPU anterior se 0 0,25, dependiendo de la respuesta. Las ha dividido la ejecucin de todas las instrucciones preguntas de valor 0,5 puntos se distinguen en 10 etapas, cada una de las cuales requiere un por un cuadro de respuesta de doble lnea y ciclo de reloj. Se han hecho pruebas haciendo que se puntan como 0, 0,25 0,5, dependiendo de la respuesta. Cada respuesta incorrecta, las 10 etapas trabajen en modo no segmentado (en ilegible o vaca no suma ni resta. este modo no hay paralelismo en la ejecucin, pues Se ha construido una CPU que requiere 5 ciclos en cada ciclo slo hay una etapa activa) y se (periodos de reloj) para ejecutar cualquier comprueba que la CPU es capaz de ejecutar a lo instruccin. Tras probar diferentes periodos de sumo 160 millones de instrucciones por segundo. reloj se comprueba que el periodo mnimo con el A continuacin, se ponen a trabajar las 10 etapas que es capaz de trabajar correctamente es 0,4 nseg. de forma paralela empleando la tcnica de
Cul es la mxima frecuencia de reloj que puede emplearse en la CPU anterior?

Indica qu rangos de direcciones sern accedidos. Recuerda que por cada instruccin pueden ser necesarios varios accesos a memoria y supn que el cdigo de la instruccin es de 32 bits. CS:EIP = 0026DA46h 0026DA49h FS:EAX = 56FBA934h 56FBA937h La figura 1 muestra el estado de una memoria cache dividida en un instante dado. Cada lnea de cache tiene asociados un bit de validez (v), dirty (d) y accedido (a). El bit a se pone a uno cuando se accede a un bloque del conjunto y se pone a cero cuando se accede al otro bloque del conjunto. La memoria cache utiliza una estrategia de reemplazo LRU.
En general, cuntos bloques de cache son candidatos a recibir un bloque dado de memoria principal?

segmentacin.
Cul es la mxima frecuencia de reloj que puede emplearse una vez segmentada la CPU?

2,5 GHz

1,6 GHz

A
Cuando la CPU lee (un dato) en la direcin 62Fh se produce un fallo de cache. Indica la ubicacin del bloque de cache en el que se cargar el bloque de memoria principal que contiene la direccin anterior, as como el nuevo valor de la etiqueta y los bits v, d y a del bloque correspondiente.

Cache: Cache de datos, Conjunto: 1, Etiqueta: 0110001; v: 1; d:

Va: 1. 0; a: 1.

Qu sucede cuando un perifrico con capacidad de acceso directo a memoria intenta escribir en la direccin 2B6h?

2B6h = 0010 1011 0110 0010101 10 110; dato cacheado en la cache de datos, conjunto 2, va 1. Adems el bit de dirty est a 1. Luego se procede: El controlador de memoria detiene al perifrico, realiza Figura 1
Cuntos bloques de memoria principal diferentes pueden ubicarse a lo sumo (en instantes diferentes) en cada bloque de memoria cache? Cuntos bloques de cache estn vacos?

primeramente la actualizacin del bloque 001010110 056h en memoria y posteriormente marca el bloque de cache como invlido. Hecho esto se permite al perifrico acceder a la direccin para escribir.

4
Qu tamao tiene el espacio de direcciones de memoria? Responder en Kbytes.

128
Cuntos bloques de memoria principal estn cacheados?

4 Kbytes
Qu bloque de cache resulta reemplazado cuando la CPU lee el cdigo de una instruccin de la direccin 6DF? Si no hay reemplazo, responde NINGUNO. Qu valor se obtiene al acceder a la direccin de memoria 164h para leer un dato? Responde NINGUNO si no es posible determinarlo.

12
Cuntos bloques de memoria principal no son coherentes con la cache?

NINGUNO, se produce un fallo de cache

Conjunto 3, va 0

RESUELTO EXAMEN Apellidos ________________________________ Nombre _________________________ DNI __________________

Examen de Estructura de computadores. rea de Arquitectura y Tecnologa de Computadores El sistema de memoria principal de un PC est diferente. Ambos se hacen trabajar con rfagas de formado por un bus de memoria DDR2 de 64 bits. 4 palabras, de 64 bits cada una. Adems, ambos A este bus se conecta un mdulo de memoria con mdulos trabajan de forma entrelazada, cubriendo cada mdulo fragmentos de memoria de 4 palabras. las siguientes caractersticas: Capacidad: 1 Gbyte. N de lneas de datos: 64. Trabaja con rfagas de 8 palabras de 64 bits cada una. Frecuencia de trabajo 400 MHz. El mdulo de memoria anterior se conecta a la cache L2 de un procesador con las siguientes caractersticas: Tamao de la lnea (bloque): 64 bytes. Tamao de la cache: 2 Mbytes. Correspondencia: asociativa por conjuntos de 16 vas. Cache unificada. Supondremos que el bus de memoria DDR2 funciona en lectura segn el siguiente esquema de parmetros temporales: 1) Envo de la direccin al mdulo de memoria: 4 ciclos de reloj. 2) Bsqueda de 1 a 8 palabras: 8 ciclos de reloj. 3) Envo de la palabra desde el mdulo de memoria: 1/2 ciclo de reloj.
Cul es el coste de un fallo de la cache L2 en el sistema descrito? Responder en nanosegundos. Cul el coste de un fallo de la cache L2 en el nuevo sistema? Responder en nanosegundos.

(4 + 8 + 4 ) = 14 ciclos = 35 nanosegundos
Indica cul o cules de las siguientes afirmaciones son CIERTAS. Contesta Ninguna si crees que ninguna lo es.

Final Junio. O: 19-6-2008 Se tiene una arquitectura de 16 bits que utiliza memoria virtual paginada. Tanto las direcciones virtuales como las direcciones fsicas son de 16 bits, y la palabra de memoria es de 8 bits. Para convertir una direccin virtual a una direccin fsica se utiliza la misma tcnica que la arquitectura IA-32, es decir, doble nivel de traduccin mediante directorio de pginas y tabla de pginas, siendo la interpretacin de una direccin virtual como se indica:
15 11 10 6 5 0

IDP

ITP

Desplazamiento

A) La ventaja de la memoria entrelazada es que en cada acceso a memoria principal se accede a ms de un dispositivo de memoria. B) Si el patrn de accesos a memoria fuese aleatorio, incumpliendo el principio de localidad, seguiramos usando jerarquas de memoria en los computadores. C) Una tasa de fallos de cache del 2,5% durante la ejecucin de un programa es demasiado alta y nos indica que la cache es demasiado pequea, o la localidad del programa es muy baja. D) El TLB almacena las entradas de la tabla de pginas accedidas ms recientemente. E) La tcnica de memoria virtual permite proteger la memoria del sistema operativo de accesos por parte de las tareas. A, D y E

Las entradas de la tabla de pginas y del directorio de pginas son tambin de 16 bits, es decir, ocupan dos posiciones de memoria. La interpretacin de estos bits 15 12 11 10 9 0

P Disp. A D C Marco/Desplazamiento
es la siguiente: Donde A = bit de acceso, D = bit de dirty, C = bit de cacheabilidad, P = bit de presencia. Los bits 13 y 14 no tienen ningn significado asociado, por lo que el sistema operativo puede usarlos con total libertad. Se conoce la siguiente informacin relativa a una variable: Direccin virtual de la variable: 0934h. Contenido de la ETP de la variable: 914Ah. Contenido de la EDP de la variable: 9501h. Direccin fsica de la EDP de la variable: A442h. Adems las expresiones que proporcionan las direcciones virtuales de la ETP y de la EDP asociadas a una pgina virtual son: Dir. virtual ETP = F000h + Pag. Virtual 2. Dir. virtual EDP = 7A00h + IDP 2.

(4 + 8 + 8 ) = 16 ciclos = 40 ns Para reducir el coste de un fallo de cache se instala otro mdulo de memoria idntico en otro bus de memoria DDR2 tambin idntico, de tal forma que ahora tenemos dos mdulos, cada uno en un bus

A
Cul es el tamao de la pgina en esta arquitectura? Responder en bytes.

64 bytes
Cul es la direccin virtual de la ETP de la variable?

A continuacin se muestra el cdigo fuente de un programa similar a uno de los programas a realizar en una de las prcticas de entrada y salida. En particular, se trata de un programa que escribe asteriscos en la columna derecha de la pantalla. En dicho programa aparece un hueco.
main() { char _far *p = (char _far *)0xB8000000; int i; _asm{ mov ah, 3 int 10h } ------- HUECO ------}

cul es la mxima velocidad de transferencia entre la CPU y el Memory Channel (MCH) cuando se conectan a travs de un bus FSB 533, el cual funciona a una frecuencia de reloj de 133 MHz? Responder en Gbytes/seg. Nota: tomar Giga = 109.

(4 8 133) = 4,256 Gbytes/seg 4,264 (8 533)

F048h
Cul es la direccin fsica de la ETP de la variable? Si no est almacenada en memoria, responde NINGUNA.

Indica cul o cules de las siguientes afirmaciones son CIERTAS. Contesta Ninguna si crees que ninguna lo es.

4048h
En qu direccin fsica se almacena la variable? Si no est almacenada en memoria, responde NINGUNA.

A) El bus PCI es un bus paralelo que emplea arbitraje centralizado. B) La multiplexacin de lneas en el bus permite reducir su coste, a la vez que mejora su velocidad de transferencia. C) La conexin entre el controlador PCI Express y los dispositivos PCI Express es una conexin punto a punto. D) La E/S con muestreo tiene como nico inconveniente la necesidad de que la CPU mueva la informacin entre la memoria y la interfaz. E) El final de una operacin de escritura con DMA se indica a la CPU activando una interrupcin.

Qu instruccin o instrucciones faltan en el hueco?

p = p + 2*79; for (i = 0; i < 25; i++) { *p = '*'; p = p + 2*80; }

52B4h
En qu rango de direcciones fsicas se almacena la tabla de pginas que incluye la ETP de la variable?

4040h-407Fh
Cul es el rango de direcciones fsicas en el que se almacena el directorio de pginas de la tarea?

A440h A47Fh

Las CPUs de Intel empleadas en los PCs actuales se conectan al controlador de memoria a travs de un bus denominado Frontal Side Bus (FSB). El FSB es un bus sncrono de tipo quad-pumped, es decir, puede transferir cuatro datos en cada ciclo de reloj. Teniendo en cuenta que en cada acceso sobre el FSB se transfieren 64 bits,

A, C y E

RESUELTO EXAMEN Apellidos ________________________________ Nombre _________________________ DNI __________________

Examen de Estructura de computadores. rea de Arquitectura y Tecnologa de Computadores Final Junio. O: 19-6-2008 Se conocen las siguientes caractersticas de un Indica cul o cules de las siguientes afirmaciones Indica cul o cules de las siguientes afirmaciones son referidas al escner son CIERTAS. Contesta CIERTAS. Contesta Ninguna si crees que ninguna lo disco duro: Velocidad de transferencia: 150 Mbytes/seg. Tiempo medio de bsqueda: 6 ms. Superficies: 2. Cilindros: 262.902. Bytes/sector: 512. Velocidad de rotacin: 10.000 rpm. Teniendo en cuenta la informacin anterior, se pide calcular:
El tiempo medio necesario para que la cabeza se site justo al comienzo del primer sector a acceder del disco. Responder en milisegundos. Ninguna si crees que ninguna lo es. es.

A) Cuanto mejor sea la resolucin de un escner mayor ser calidad de las imgenes que tome. B) El escaneado en color se consigue iluminando el documento con tres tipos de luz diferentes, RGB. C) El OCR es la tcnica que permite digitalizar texto para posteriormente poder editarlo. D) El principio de funcionamiento del escner es recoger con un fotosensor la cantidad de luz reflejada por el documento a escanear. El fotosensor transforma la luz en una seal elctrica que luego se enva al computador. E) El escner orbital no se puede utilizar para el escaneo de documentos delicados, pues puede deteriorarlos. A, C y D

A) Las antecesoras ms directas de las memorias Flash son las EEPROM. B) Es posible encontrar memorias Flash basadas en puertas lgicas OR y AND. C) Las memorias Flash tienen el inconveniente de permitir un nmero de borrados limitado. D) En las memorias Flash la operacin de borrado es lenta, y se realiza por grupos de celdas. E) Las memorias Flash pueden utilizarse para almacenar datos del computador, e incluso como un nivel ms de la jerarqua de memoria, por ejemplo la Turbo Memory. A, C, D y E

Bsqueda + latencia = 9 milisegundos

La capacidad del disco en Gigabytes suponiendo que el nmero de sectores por pista es constante. Responder con dos cifras decimales, considerar Mega = 106 y Giga = 109.

473,22 Gigabytes Se tiene un monitor CRT que trabaja en el modo 1.024768 no entrelazado y 100 Hz. Teniendo en cuenta que el tiempo de retrazado vertical es de 0,4 ms,
Cul ser la frecuencia de barrido horizontal mnima? Responder en KHz.

Lneas a pintar/ tiempo disponible (100768)/(1-(0,0004100)) 80 KHz (79,896 KHz considerando 767 lneas)