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Helton Danilo Passos Leal, Fabio Teixeira Morais, Edward David Moreno Departamento de Computao, Universidade Federal de Sergipe UFS {helton.danilo, edwdavid}@gmail.com, fabiotei@hotmail.com Resumo
Neste artigo abordado um modelo de proposito unicamente voltado aprendizagem de desenvolvimento de memria cache, com intuito de trazer noes bsicas de criao e arquitetura em nveis mais prticos.
2.1.Escrita na Cache
No sistema projetado, a memria principal ter apenas oito bits de endereamento, e a memria cache dividir os blocos que armazenam memria em oito, ou seja, equivalente aos 3 bits menos significativos, fazendo com que dentro da memria cache haja oito blocos, e dentro de cada bloco haja at 32espaos para endereamento por linha para comportar toda a memria, como estamos trabalhando com uma memria cache de 32bytes, ser comportado apenas 4 espaos para cada bloco. De forma prtica, vamos supor que o processador mande a memria escrever 01010101 no endereo 00010010, o cache ir interceptar a mensagem (mas no remove-la do barramento), e ir escrever 01010101 no primeiro espao livre do bloco 010 e ir resetar o contador de hit naquele espao. Para a operao de escrita, o cache no precisa controlar o que a memria principal ir fazer, por isso, a memria principal esta livre para trabalhar sem o consentimento da memria cache. Caso seja necessrio escrever um endereo e no houver mais espao no bloco, ser preciso fazer uma substituio, e para substituir, ser sobrescrito aquele espao que tenha menos hits.
1. Introduo
Dentro do meio acadmico, importante saber convergir os esforos para que um modelo de arquitetura seja implementado, e tratando-se de uma memria cache, onde h muitas variaes de especificaes, necessria uma boa noo de arquitetura e codificao em VHDL. A memria cache ela trabalha recebendo as instrues que o processador manda para a memria de escrita e leitura, e servindo de intermdio nesse processo, podemos considerar na arquitetura atual que a memria principal dez vezes mais lenta que o processador, tendo em mente isso, o cache entra como probabilidade de acerto de leitura, tentando diminuir o tempo de espera do processador por uma resposta da memria, ento podemos considerar que uma pequena parcela da memria principal tambm estar armazenada na memria cache. No nosso modelo, ser utilizado o modelo de substituio de endereo/valor de memria dedescartar o endereo menos significativo e ser adotado como modelo de resposta a CPU o Write Back, onde o cache fica apenas responsvel por ler o que foi requisitado memoria e caso tenha esse valor, ser enviado de volta CPU.
Espao1 Espao2
Espao3
Sendo Espao1 = {11000010,0001,01010101}, Espao2 = {11011011,0010,00000001} e Espao3 = {11110010,0001,00010000}; partir daqui, d para ter uma noo de como funcionar o cache.