MARCO TEORICO CIRCUITOS SECUENCIALES: El comportamiento de un circuito secuencial se determina mediante las entradas, las salidas y los estados

de sus flip-flops. Tanto las salidas como el estado siguiente son funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de las secuencias de tiempo de las entradas, salidas y estados internos. Tambin es posible escribir expresiones booleanas que describen el comportamiento de los circuitos secuenciales. Sin embargo, esas expresiones deben incluir la secuencia de tiempo necesaria ya sea en forma directa o indirecta. Un diagrama lgico se reconoce como el circuito de un circuito secuencial e incluye los flip-flops. Los flip-flops puede ser cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. CONTADORES: Un contador es un circuito secuencial de aplicacin general, cuyas salidas representan en un determinado cdigo el numero de pulsos que se meten a la entrada Estn constituidos por una serie de biestables conectados entre si de modo que las salidas de estos cambian de estado cuando se aplican impulso. a la entrada. La capacidad de un contador es el numero mas elevado, expresado en cualquiera de los cdigos binarios, que puede ser representado en sus salidas. El modulo, o nmero de estados totales que puede representar el contador, es igual al numero mximo de impulsos que se puede representar ms uno (el cero). Si "n" es el nmero de flip-flops empleado para hacer el contador, y "M" el mdulo del contador, se debe verificar: M " 2 Cuando el contador llega al valor mximo de su capacidad, comienza a contar de nuevo desde cero al aplicarle el siguiente impulso. Dependiendo del modo d e operacin, lo s contadores pueden ser ascendentes ( si su contenido se incrementa con cada impulso), descendentes (si su contenido disminuye), o bien una combinacin de ambos (up/down counters). Por otro lado, los contadores se dividen en sncronos y asncronos. Los primeros, son aquellos en los que los impulsos de reloj se aplican simultneamente a todos los biestables, y por tanto, todas las salidas cambian al mismo tiempo.

En los asncronos, por contra, la seal de reloj se aplica a la entrada del primer biestable, la salida de ste a la entrada de reloj del siguiente, y as sucesivamente el tiempo de propagacin de estos dispositivos, es superior al de los sncronos (la seal tiene que pasar por todos los bits menos significativos hasta llegar a un determinado bit). Otra clasificacin es segn la naturaleza de los nmeros que cuenta el dispositivo. Existen contadores binarios (el nmero de estados es mltiplo de 2), decimales (el numero de estados es mltiplo de 10), y de modulo M (un numero M cualquiera de estados). Adems, en todos los casos anteriores, la cuenta no tiene por qu empezar e terminar en 0. Por ejemplo se puede disear un contador de mdulo 3 que cuente 5-6-7. El diseo de contadores sncronos, se hace de igual forma que para cualquier circuito secuencial. Como caso particular, vamos a ver el diseo de contares binarios asncronos. TABLA DE ESTADOS: Q 0 0 1 1 Q(t+1) 0 1 0 1 J 0 1 X X K X X 1 0 D 0 1 0 1 S 0 1 0 X R X 0 1 0 T 0 1 1 0

OBJETIVOS

Analizar y disear circuitos secuenciales. Aplicar los conocimientos obtenidos en clase para implementar circuitos de contadores sin entradas externas. Aplicar los conocimientos obtenidos en clase para implementar circuitos de contadores con entradas externas. CONCLUSIONES
o

Los mapas de Karnaugh son de vital importancia para encontrar y simplificar el diseo del circuito de un contador. Al aadir entradas externas se duplica el numero de contadores existentes en el circuito. Para poder implementar un contador debemos tener la tabla de estados que se encuentra en el marco terico. LABORATORIO

 Disear un contador que realice la secuencia: 0-2-1-3-0 Estado Presente A 0 1 0 1 JA=KA=1; JB=KB=A B 0 0 1 1 Estado siguiente A 1 0 1 0 B 0 1 1 0 JA 1 X 1 X X 1 X 1 Salidas KA JB 0 1 X X KB X X 0 1

Disear un contador sincrnico que cumpla la siguiente secuencia: 2.3.6.1.4.7.2 con FF JK Estado Presente Estado siguiente B 0 0 A 1 0 1 1 C Salidas A B C JA 1 0 0 1 1 1 1 1 1 0 0 0 0 1 1 0 0 0 1 1 1 1 0 1 KA JB KB JC 1 0 0 0 1 1 K C

X X 0 1 X X X 0 X 1 1 X 1 1 X X 0 XX 1 0 1 X 1 X 1 X 0 X 1

1 X 1 X 0 X

JA=C; KA=B; JB=-C; KB= A+B; JC=KC=1.

EQUIVALENCIA GRAY: Disear un circuito secuencial que siga la secuencia de tres bits, con un FF D Gray 000 001 010 011 100 101 110 111 000 001 011 010 110 111 101 100 ABC 000 001 011 010 110 111 101 100 ABC(T+1) DA 001 011 010 110 111 101 100 000 0 0 0 1 1 1 1 0 DB 0 1 1 1 1 0 0 0 DC 1 1 0 0 1 1 0 0

DA=AC+BC; DB=AC+BC; DC= AB+AB=AOB.

 Disear un contador sincrnico que cumpla la siguiente secuencia: 0,1,3,2,6,7,5,4,0 con FF JK, con una entrada externa X, cuando X=1, el contador es ascendente y cuando X=0 el contador es descendente. Estado Presente ABC 000 000 001 001 011 011 010 010 110 110 111 111 101 101 100 100 Entrada externa X 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Estado siguiente ABC 100 001 000 011 001 010 011 110 110 111 110 101 111 100 101 000 Salidas A JK 1X 0X 0X 0X 0X 0X 0X 1X X1 X0 X0 X0 X0 X0 X0 X1 Salidas B JK 0X 0X 0X 1X X1 X0 X0 X0 X0 X0 X0 X1 1X 0X 0X 0X Salidas C JK 0X 1X X1 X0 X0 X1 1X 0X 0X 1X X1 X0 X0 X1 1X 0X

JA=C(BOX); JB=C(AOX); JC=AOBOX; KA=C(BOX); KB=C(AOX); KC=AO(BOX).

 Contador con 2 entradas externas (4 contadores) X 0 0 1 1 Y 0 1 0 1 ABC 000 000 000 000 001 001 001 Secuencia 0.1.2.3.4.5.6.7.0... 2.4.6.0.2... 1.3.5.7.1... 6.4.2.0.7.5.3.1.6... XY 00 01 10 11 00 01 10 ABC(T+1) 001 010 001 111 010 010 011 JA KA 0X 0X 0X 1X 0X 0X 0X JB KB 0X 1X 0X 1X 1X 1X 1X JC KC 1X 0X 1X 1X X1 X1 X0

001 010 010 010 010 011 011 011 011 100 100 100 100 101 101 101 101 110 110 110 110 111 111

11 00 01 10 11 00 01 10 11 00 01 10 11 00 01 10 11 00 01 10 11 00 01

110 011 100 011 000 100 100 101 001 101 110 101 010 110 110 111 011 111 000 111 100 000 000

1X 0X 1X 0X 0X 1X 1X 1X 0X X0 X0 X0 X1 X0 X0 X0 X1 X0 X1 X0 X0 X1 X1

1X X0 X1 X0 X1 X1 X1 X1 X1 0X 1X 0X 1X 1X 1X 1X 1X X0 X1 X0 X1 X1 X1

X1 1X 0X 1X 0X X1 X1 X0 X0 1X 0X 1X 0X X1 X1 X0 X0 1X 0X 1X 0X X1 X1

111 111

10 11

001 101

X1 X0

X1 X1

X0 X0

JA=BXY+BCY+BXY=Y(BOX)+BCY; KA=JA JB=C+X+XY=C+(XOY); KB=E+C JC=Y+ABC; KC=X+ BX Disear un circuito secuencial que cumpla: Si X=1 cuente 0-9-0 Si X=0 cuente 9-0-9, con FF D. ENTRADAS ABCD 0000 0000 0001 0001 0010 0010 0011 0011 0100 0100 0101 0101 0110 X 1 0 1 0 1 0 1 0 1 0 1 0 1 ABCD(T+1) 0001 1001 0010 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 DA 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 1 SALIDAS DB DC 0 0 1 0 1 0 0 1 0 1 1 0 1 DD 1 1 0 0 1 1 0 0 1 1 0 0 1

0110 0111 0111 1000 1000 1001 1001

0 1 0 1 0 1 0

0101 1000 0110 1001 0111 0000 1000

0 1 0 1 0 0 1

1 0 1 0 1 0 0

0 0 1 0 1 0 0

1 0 0 1 1 0 0

DA=ADE+AED+BCDE+ ABCDE= A(DOE)+D(BCE+ABCE); DB=B(1+DE)+DE(BC+A)+BCED=(EOD)(BC+B)+DE(B+A)+B; DC=DE(C+A)+ADE; DD=COD.

Biestable
Saltar a: navegacin, bsqueda Un biestable (flip-flop o latch en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los latches (biestables asncronos o sincronizados por nivel).

Contenido

1 Biestable RS o 1.1 Biestable RS (Set Reset) asncrono o 1.2 Biestable RS (Set Reset) sncrono 2 Biestable D (Data o Delay) 3 Biestable T (Toggle) 4 Biestable JK o 4.1 Biestable JK activo por flanco o 4.2 Biestable JK Maestro-Esclavo 5 Ejemplo con componentes discretos 6 Aplicacin 7 Secuenciacin y metaestabilidad 8 Referencias 9 Vase tambin

Biestable RS
Descripcin

Cronograma del biestable RS. Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales permiten al ser activadas:

R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida. S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) asncrono

Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR, segn se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d). Tabla de verdad biestable RS R 0 0 1 1 S 0 1 0 1 Q (NOR) q 1 0 N. D. Q' (NAND) N. D. 0 1 q

N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b). Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado:

Su tabla de verdad es la siguiente: Tabla de verdad biestable RS C 0 1 1 1 1 R X 0 0 1 1 S X 0 1 0 1 Q (NOR) q q 1 0 N. D.

X=no importa

Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida. El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:

Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls). Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad: D Q Qsiguiente 0 X 1 X 0 1

X=no importa Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP en ingls) mediante la transformada Z. Ejemplo: 74LS74

Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida. Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad: T Q Qsiguiente 0 0 0

0 1 1 0 1 1

1 1 0

Biestable JK
Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no validas como ocurre en el SR. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es: J K Q Qsiguiente 0 0 0 0 0 1 1 0 1 1 1 1 0 1 X X 0 1 0 1 0 1 1 0

X=no importa Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual):

J K Q 0 0 0 1 1 0 1 1 El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000. q 0 1

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin (toggle en ingls).

Ejemplo: 74LS73

Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de excitacin:
q 0 0 1 1 Q 0 1 0 1 J 0 1 X X K X X 1 0

Siendo q el estado presente y Q el estado siguiente. La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop.

Ejemplo con componentes discretos

Figura 1.- Circuito multivibrador biestable Aunque, en general, los biestables utilizados en la prctica estn implementados en forma de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs del divisor formado por R-2, R-5, disminuir haciendo que este conduzca menos. Esta disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto la de base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel alto). Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso similar al descrito al principio, cuando el que conduca primero era TR-1, que terminar bloqueando a este y dejando en conduccin a TR-2 (salida Y a nivel bajo).

La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del siguiente impulso, momento en que volver a cambiar. La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del circuito y aumenta la velocidad de conmutacin.

Aplicacin
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el estado previo de la mquina que se usa para calcular el siguiente. El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados. Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima salida.

Secuenciacin y metaestabilidad
Los biestables sncronos son propensos a sufrir un problema denominado metaestabilidad, que ocurre cuando una entrada de datos o de control est cambiando en el momento en el que llega un flanco de reloj. El resultado es que la salida puede comportarse de forma imprevista, tardando muchas veces ms de lo normal en estabilizarse al estado correcto, o incluso podra oscilar repetidas veces hasta terminar en su estado estable. En un ordenador esto puede suponer la corrupcin de datos o causar un fallo de programa.

En muchos casos, la metaestabilidad en los biestables se puede evitar asegurndose de que los datos y las entradas de control se mantienen constantes durante un periodo de tiempo especificado antes y despus del flanco de reloj, denominados setup time (tsu) y hold time (th) respectivamente. Esos tiempos estn establecidos en la hoja de datos del dispositivo en cuestin, y son tpicamente entre unos pocos nanosegundos y unos pocos cientos de picosegundos para dispositivos modernos. Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables pueden estar conectados a entradas en tiempo real que son asncronas, y pueden cambiar en cualquier momento fuera del control del diseador. En este caso, lo nico que puede hacerse es reducir la probabilidad de error a un determinado nivel, dependiendo de la fiabilidad que se desee del circuito. Una tcnica para reducir la incidencia es conectar dos o ms biestables en cadena, de forma que la salida de una se conecta a la entrada de la siguiente, y con todos los dispositivos compartiendo la misma seal de reloj. De esta forma la probabilidad de un suceso metaestable puede reducirse considerablemente, pero nunca podr eliminarse por completo. Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los tiempos de setup y hold en todo lo posible, pero incluso estos no pueden eliminar por completo el problema. Esto es debido a que la metaestabilidad es mucho ms que un problema de diseo. Cuando el flanco de reloj y la entrada de datos estn suficientemente juntos, el biestable tiene que elegir el evento que ocurri antes. Y por ms rpido que se haga el dispositivo, siempre existe la posibilidad de que sucedan lo suficientemente juntos como para que no se pueda detectar cual es el que ocurri primero. As pues, es lgicamente imposible el construir un biestable a prueba de metaestabilidad. Otro parmetro temporal importante de un biestable es el retardo reloj-a-salida (clock-tooutput tCO) o retardo de propagacin (propagation delay tP), que es el tiempo que el biestable tarda en cambiar su salida tras un flanco de reloj. El tiempo para una transicin alto-a-bajo (tPHL) es a veces diferente del de las transiciones de bajo-a-alto (tPLH). Cuando se conectan biestables en cadena, es importante asegurar que el tCO del primero es mayor que el hold time (tH) del siguiente, ya que en caso contrario, el segundo biestable no recibir los datos de forma fiable. La relacin entre tCO y tH est garantizada normalmente si ambos biestables son del mismo tipo.